找回密码
 注册
关于网站域名变更的通知
收藏本版 (35) |订阅

  FPGA|CPLD论坛 今日: 0|主题: 11268|排名: 27 

推荐主题

FPGA I/O 引脚,输入管脚带有上拉电阻 2人参与 dragongfly 2022-12-15 09:38 2 262 架海梁心 2022-12-15 13:13
编译时出现“device need too many [3/2] output enable signal 2人参与 STGing 2022-12-15 10:24 2 202 jack_are 2022-12-15 11:20
CPLD资源占用请教 2人参与 we_happiness 2022-12-14 15:57 2 264 Tdongxue 2022-12-14 17:19
FPGA的DDS正弦信号发生器的设计和实现 5人参与 attachment Taio 2019-10-11 09:59 5 392 kasis 2022-12-14 17:01
FPGA测量脉冲的上升时间,如何提高精度 3人参与 hfiwioq 2022-12-14 14:00 3 207 replace 2022-12-14 15:28
EPM7128STC100-15 供电电压是多少?是否用外扩 EEPROM? 2人参与 dragongfly 2022-12-14 10:11 2 219 niubility 2022-12-14 13:35
用到 8 路输入的时钟和输据(每路时钟都是不同频/相的), 要求任选4路采样 2人参与 STGing 2022-12-14 10:35 2 290 风吹过后 2022-12-14 13:29
SDRAM复位方式 1人参与 新人帖 ArthurKing 2022-12-13 20:50 1 224 starskyuu 2022-12-14 09:29
FPGA端存数据到SDRAM,arm从SDRAM读数据 3人参与 qian211111 2022-12-13 13:57 3 249 elephant_ 2022-12-13 15:13
设计中用了2个EAB来实现FIFO, 如果不用EAB来实现, 要多少个LE才能完成? 2人参与 dragongfly 2022-12-13 10:27 2 269 niubility 2022-12-13 13:28
vhdl代码综合warning 2人参与 attach_img Nain 2022-12-13 11:20 2 241 Nain 2022-12-13 13:20
怎样才能在设计时更好的使用 VHDL? 2人参与 STGing 2022-12-13 10:51 2 289 风吹过后 2022-12-13 13:16
关于Verilog波形的一个疑问 2人参与 attach_img purpose_857 2022-12-12 13:59 2 269 hfiwioq 2022-12-12 15:23
用FPGA控制AD采样,在输出结果不接入单片机处理的情况下,怎样才能看到AD采样的结... 2人参与 whatever_ 2022-12-12 11:02 2 301 fuu65iwi 2022-12-12 13:20
简谈基于FPGA的千兆以太网设计 4人参与 attachment FPGA技术江湖 2022-2-17 16:18 4 382 瞪郜望源_21 2022-12-9 15:39
fpga io口逻辑电平,比如高电平,低电平是多少啊?怎么确定呢?如何判断该io口有没... 2人参与 I_believe 2022-12-9 13:55 2 275 R_myself 2022-12-9 15:22
1 个 EAB 等于多少个 LE? 2人参与 STGing 2022-12-9 10:33 2 312 niubility 2022-12-9 13:26
FPGA上电瞬间IO管脚输出的高电平怎么消除? 3人参与 unfaithful2021 2022-12-9 09:44 3 848 fuu65iwi 2022-12-9 13:23
MAX+PLUS II 9. 6中怎么不支持EP1K10器件? 2人参与 dragongfly 2022-12-9 10:21 2 246 tick_tock 2022-12-9 13:13
在FPGA开发板上为啥无法输出高电平 3人参与 peerless2021 2022-12-8 16:02 3 395 fuu65iwi 2022-12-8 17:08
LCD的通用驱动电路IP核设计 5人参与 attachment A-Lin 2019-7-12 13:31 5 478 lifuxin750824 2022-12-8 17:01
FPGA -- 图像sobel运算 3人参与 attach_img uperrua 2019-8-16 15:10 3 510 lifuxin750824 2022-12-8 16:45
怎样用verilog语言关掉fpga开发板上的蜂鸣器的声音? 5人参与 whatever_ 2022-12-8 13:54 5 345 purpose_857 2022-12-8 15:43
cnf 文件有什么用?能否自行删除? 2人参与 dragongfly 2022-12-8 09:49 3 312 架海梁心 2022-12-8 14:08
EPM7128 与数码管、键盘接口用不用驱动? 2人参与 STGing 2022-12-8 10:28 2 230 jack_are 2022-12-8 14:00
下一页 »
还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-5 10:43 , Processed in 0.093750 second(s), 13 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

返回顶部 返回版块