用到 8 路输入的时钟和输据（每路时钟都是不同频/相的）, 要求任选4路采样

STGing

在实际应用中, 用到 8 路输入的时钟和输据（每路时钟都是不同频/相的）, 要求任选4路采样. 这时候时钟/数据是经过4个8选1产生的, 所以不得不使用了“gated clock”, 由于 FPGA 内部的延时的不确定, 会造成采样错误. 是否能提供一个解决方案？
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big_gun

可以在设计中引入一个更快的时钟信号, 要比该 8 路信号都快, 将该时钟信号作为系统时钟, 而将其选择出的原时钟信号用来做使能信号, 这样就可以将设计改成一个同步时钟触发逻辑, 就避免了原来各个不同时钟之间的异步信号. 当然这只是一个可能的解决方案, 其实现结果要根据具体设计而定.

风吹过后

全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。