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在FPGA开发板上为啥无法输出高电平

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  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

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    1#
    发表于 2022-12-8 16:02 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    FPGA开发板上为啥无法输出高电平?( w6 [/ M  \# T/ j9 b" r

    该用户从未签到

    2#
    发表于 2022-12-8 17:03 | 只看该作者
    没有高电平,难道输出都是低电平?那还有什么用处?肯定有io能控制的。
  • TA的每日心情
    开心
    2022-1-24 15:10
  • 签到天数: 1 天

    [LV.1]初来乍到

    3#
    发表于 2022-12-8 17:03 | 只看该作者
    查手册V(OH)。
    9 Z' b4 o4 Q) e& c# j( D在负载合理范围内,视供电电压不同而不同,视端口类型不同而不同。
      X0 G6 s8 ~* g1 P/ T一般3.3V供电,最常见的通用IO口(CMOS工艺),手册写端口输出高电平最低为1.9V,实际一般测量大多是2V多一点。
    4 e4 h, m# k6 [1 K2 U# B- L( H6 X还有些特殊端口是VCC-0.4V。

    该用户从未签到

    4#
    发表于 2022-12-8 17:08 | 只看该作者
    你的输出管脚约束类型为3.3v-lvttl,这样的电平标准在cyclone 2的io中的确支持不到400mhz。 可以尝试将该输出约束为lvds。不过前提是你的io电压,以及你的硬件设计能支持lvds输出。
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