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怎样才能在设计时更好的使用 VHDL?

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发表于 2022-12-13 10:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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在使用 Altera 的器件进行设计时, AHDL 是否会优于 VHDL, MAX+PLUS II 对VHDL 的支持是否欠佳, 怎样才能在设计时更好的使用 VHDL?. f2 F& T8 R$ R7 w8 l2 h' ]# V" W

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2#
发表于 2022-12-13 11:27 | 只看该作者
AHDL 是 ALTERA 在 VHDL 基础上自己定义的一种设计语言, 特别适合做 ALTERA的器件编成, 但是不通用于别的厂商. 假如用的是 VHDL, 推荐使用 ALTERA 软件包中自带的第三方综合工具对 VHDL 设计进行编译.

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3#
发表于 2022-12-13 13:16 | 只看该作者
大型设计,原理图连接太复杂,检查错误太困难。- _+ b! t. X1 ?9 C  d* s
通过使用高级语言对你的设计做描述,可以分析语法错误,综合后效率可能更高,时间成本更好。
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