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5702开发板用户手册

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发表于 2022-12-6 11:21 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Heaven_1 于 2022-12-6 13:55 编辑
7 q9 m0 n5 J' c1 H2 j: |1 n$ t5 C" g2 B
一、 底板简介, _+ {5 u- \- W3 l* [
1.1 产品简介" x* e/ `7 [9 u! J0 h
这款 MP5702 底板能够方便用户对底板进行二次开发利用。底板上扩展了一些外围接口, 其中包含 4 路光纤接口、1 路千兆以太网接口、1 路 USB 转 UART 接口,8 路 SMA 接口、1 路 JTAG 接口、2 个 40 针扩展接口和一些按键、LED。
整个底板系统的结构示意图如下图所示:
, K7 Q# `( x# O0 ]6 \4 b
/ n$ b' i5 u0 Y1 i! f! h
通过以上示意图,我们可以看到,我们这个底板平台所能含有的接口和功能。
这款底板的4个板对板连接器扩展出了244个IO,同时底板也扩展出了16对高速收发器
GXB接口。对于需要大量IO的用户,是个不错的选择。对于二次开发来说,非常适合。
* [- I: V- V+ Y! _+ |) l
1.2 产品规格) p* Y* W4 b6 I! g
MP5700底板规格
SFP
4个
千兆以太网
1个
40 针扩展接口
2个
USB UART
1个
JTAG
1个
用户RESET
低电平复位
IO数量
244个
GTX接口数量
TX/RX各16对
SMA
8个
按键
4个
LED
8个
与底板扣接高度
3mm
工作温度
-40°C~+85°C

1 ~; r6 a9 Z8 |) |7 O, X
; c; \; O- h3 t% u) f
, U* w, }/ o/ h1 e& G# U- Z/ E' N% T$ j9 a) T! G
1.3 产品外观& g; m( k4 u3 v0 e: l

- ]& ^! K; [9 u3 ^# L% _: i2 L  w0 S, a' O& T5 v, O$ I# I( F2 p
MP5702 核心板正面照片
1.4 产品结构尺寸图
底板结构尺寸图:188(mm)x122(mm), PCB:8 层。

MP5700 底板尺寸图


6 a$ u0 Y. S) k% u. \+ v. t! z
二、 MP5702 底板使用手册详细介绍
2.1 SFP 接口
板上共 4 个光模块的发送和接收与 J4 相连,实现 4 路高速的光纤通信接口。每路的光纤
数据通信接收和发送的速度高达 10 Gbps。用户可以将 SFP 光模块插入到这 4 个光纤接口中进行光纤数据通信。4 路光纤接口与 J4 连接器相连接。J4 连接器与 MP5652 等核心板的
GXB 相连接,每路 TX 发送和 RX 接收数据速率高达 10 Gbps。
光纤模块引脚配置

! i, x; {9 M9 p& N0 a2 ?* A( h4 {/ c0 r' r% q
2.2 GXB 时钟
底板上为 GXB 收发器提供了 200MHz 的参考时钟。参考时钟连接到 J4。该时钟源的原
理图如下图所示。

) s* F0 ^3 V6 O% H; Y( k# h
; M: `+ u. [; l+ b' H
GTX 时钟源 FPGA 引脚配置
6 v4 |7 J- n# a9 _+ K) Q

7 _+ l  v  C  `  o! T) v( V
2.3 JTAG 调试口
MP570 底板载了一个间距 2.54mm 10 PIN 的 JTAG 下载调试接口,方便用户调试
FPGA。JTAG 下载调试接口信号与 J1 相连。底板的 JTAG 接口如下图所示:

5 Z$ ]0 k! g9 D% b* v6 p1 u  {9 P* y7 l9 s; O5 n3 ?  K
JTAG 引脚配置
! ~! m  t. c" [) M* X6 c
, T3 W. p& M0 M$ [/ J
2.4 系统复位
通过按键 KEY1 实现全局复位,低电平复位。复位管脚接在了 J2 的 92 管脚上。
7 ~* O% z# y( }3 s5 p: n
; s+ j6 K/ f2 B4 n3 Z1 Q
JTAG 引脚配置

1 |' E! y7 a& C3 Y9 ]+ Y; P. B* I/ X
2.5 LED 灯
该底板上有 8 个红色信号指示灯,与 J2 连接器上相应管脚相连,高电平灯亮。LED 灯
硬件连接的示意图如下图所示。
' |. L: ^: j2 c$ E$ C$ B

1 Z6 c8 s& g  @1 W& m
LED 引脚配置
0 N! ]. P, f0 B9 m0 q1 i8 A
* T( d8 B( ]& C" D
2.6 按键
该底板上有 4 个按键,与 J2 连接器上相应管脚相连,平时为高电平,按下为低电平。
按键硬件连接的示意图如下图所示。

0 D$ o& A5 R4 }1 F1 O3 F. h$ p
/ T6 U. g, C, d& u; w0 X
按键引脚配置

$ L6 A4 P9 [# W# g4 h6 E& o9 b+ [8 b) x/ D$ d" Y) D9 Q
2.7 SMA 接口
该底板上有 8 个 SMA 射频连接器,与 J2、J3 连接器上相应管脚相连。SMA 射频连接
器硬件连接的示意图如下图所示。c

$ g9 W9 k, v3 M# x8 h5 N8 N' o% j4 t4 h  S; f  p; I  a
SMA 引脚配置

5 Z6 B: A+ a/ g- t2 Z* L6 a% b" o  c) J
2.8 USB 转串口
该底板上配备了一个UART 转USB 接口,用于系统调试。与J2连接器上相应管脚相连。转换芯
片采用Silicon Labs CP2102GM 的USB-UART 芯片, USB 接口采用MINI USB 接口,可以用
一根USB 线将它连接到上PC 的USB 口进行核心板的单独供电和串口数据通信 。
USB UART 电路设计的示意图如下图所示:

9 a" V1 F5 h% m) I  ^( c" ^  G. V
3 e' b! c/ F- G1 y
UART 转 USB 接口配置

. D3 A0 ^; N$ L6 d) {3 N8 a
# Y) @" a( S2 L& {; o" e& |
2.9 40 针扩展口
底板预留了 2 个 2.54mm 标准间距的 40 针的扩展口 J11、J12,用于连接本公司设计的各
个模块或者用户自己设计的模块功能电路,每个扩展口有 40 个信号,其中, 3.3V 电源 1 路,
1.8V 电源 1 路,GND 2 路,IO 口 36 路。扩展口的 IO 连接的 J3 上。按键硬件连接的示意
图如下图所示。

7 Q2 ?; P: F& Z6 P: C
/ }/ a! Q% ?, G4 _( `3 n- I3 G+ b% B$ x
40 针扩展口引脚配置

& w+ L6 x. R* @  o4 R4 Q
! ~- B( R- N4 o7 G  P7 k: O
& c. U% t8 a6 M$ F* X
: M5 z1 a5 T4 D* i3 ?" L8 U) A 3 T  \) n" J- Q2 N( M1 K

- G% |0 Y2 n! i3 i
* |+ c6 ~# e; `* {2 L3 _% x( z& L
% W6 c5 E% C9 a/ P+ T+ I, D/ _
2.10 千兆以太网
该底板上具有 1 路千兆以太网口,用户进行千兆网络通信开发,收发总线与对应时钟严
格等长。采用的 PHY 型号为 88E1512-XX-NNP2I000。千兆以太网的 IO 连接到 J1 上。以
太网硬件连接的示意图如下图所示。

5 J" i1 \( \" D- Z+ Y! G: j5 J3 j4 Z4 |* n8 y2 \( x6 z( V3 T0 H
千兆以太网接口配置

3 X" H4 ]/ ?0 ~6 W. R) w0 R4 x1 S3 }; m7 K+ t  l
2.11 底板电源
底板集成电源管理,+5—+12V 电源输入通过 TI 电源芯片 TPS54620 产生 3.3V、
1.8V、1.0V 的电源,为底板芯片提供稳定的电源。电源硬件连接的示意图如下图所示。

9 L$ B1 b* s( V! p4 x
/ `# G3 ^/ v) ]. M/ Q2 `2 ~ ; z- m# U: H, u# p: M

: J; y/ r$ @: D
9 c: N# h% s/ F& P
1 w. h2 Z" E5 t! B( ] 3 o  _7 {& }& h3 F/ d
- ~) j/ D2 S9 P( D! V# H( P
2.12 USB 2.0 接口
该底板上具有 1 路 USB 2.0 接口,用户进行 USB 通信开发。采用的接口芯片为
USB3320C-EZK-TR。USB 的 IO 连接到 J1 上。选用的千兆以太网的 RJ45 连接器上集成了USB 接口,型号为 0821-1X1T-43-F,所以千兆以太网和 USB 共用同一个连接器。USB 硬
件连接的示意图如下图所示。
7 c  p6 Y9 q; h: u5 X  F
4 V$ L3 k' a6 D6 r- l
" K" K# P$ X4 l9 X0 T5 l
" ?$ u# b6 k5 `+ ~
USB接口配置

& P/ l1 R% h& _5 @* @  y# L: o. _- l' V
2.13 底板时钟
该底板上提供了一个差分的 FPGA 时钟源,晶振频率可以根据需求选择焊接,晶振输出
连接到 FPGA BANK3D 的全局时钟,这个全局时钟可以用来驱动 FPGA 内的用户逻辑等电
路。该时钟源的原理图如下图所示。

2 ^6 Z0 H, }, e! o0 g
& g) l2 o) @% M/ X  {9 {, h
晶振接口配置

4 v/ k" j. q5 }; d4 g/ ]- T
( ]( B9 ?% J9 R+ E
2.14 连接器管脚定义
底板一共扩展出 4 个高速扩展口,使用 4 个 120 Pin 的板间连接器(
J1~J4)和核心板
连接,连接器使用松下的 AXK6A2337YG。共引出 244 个 IO、16 组 GXB 的接收和发送、供
电输入与电源、JTAG、其余为 GND 管脚。
对于有疑问的用户可以联系客服接入技术支持。+W了解:M*D*Y*f*p*g*a*0*0*3
% c; U" X. B' v1 I! _1 Y$ l: o  O

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2#
发表于 2022-12-6 13:58 | 只看该作者
开发板功能很强大,能申请一个开发板试用试用

点评

可以加MDYfpga003微信了解一下哦  详情 回复 发表于 2022-12-15 17:13

该用户从未签到

3#
发表于 2022-12-6 14:26 | 只看该作者
网口需要多一点,现在很多通信用的都是网口

该用户从未签到

4#
 楼主| 发表于 2022-12-15 17:13 | 只看该作者
yjtj30xe 发表于 2022-12-6 13:58* |/ j# {. H/ k; M4 H
开发板功能很强大,能申请一个开发板试用试用

% y& D- U0 g5 I$ }可以加MDYfpga003微信了解一下哦( u9 r7 j3 q1 I- C
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