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ISE4. 2I 可对某些特殊管脚设置内部上拉 3人参与	STGing 2022-11-24 10:28	3 587	Maskman 2022-11-24 14:41
用什么办法来处理这个问题而不应用门延时呢？ 2人参与	dragongfly 2022-11-24 10:08	2 160	风吹过后 2022-11-24 13:57
verilog 里面在always 下有两个 if 语句就出现如下错误高手请进 2人参与	ETC_ETC 2022-11-24 10:59	2 213	aid4her 2022-11-24 13:17
高速专用GFP处理器的FPGA实现 4人参与	Allevi 2019-11-11 13:49	4 328	瞪郜望源_21 2022-11-24 11:24
时钟分频和时钟使能的思考 ------- FPGA 6人参与	uqHZau 2019-5-29 13:50	6 398	瞪郜望源_21 2022-11-24 11:24
verilog 中什么时候语句并行运行什么时候顺序运行！ 2人参与	aid4her 2022-11-23 16:00	2 207	we_happiness 2022-11-23 16:47
Verilog 什么时候需要使用initial语句? 4人参与	I_believe 2022-11-21 11:00	4 226	ssduck 2022-11-23 14:39
新一代 FPGA 的构架发展趋势是怎么样的？ 3人参与	dragongfly 2022-11-23 10:28	3 253	zhi_hui_zhou 2022-11-23 13:39
转——基于超前进位延时链的时间数字转换器 3人参与	Zedd 2019-4-19 11:02	3 599	雷北城 2022-11-23 13:25
verilog 中 initial 语句，在下载到硬件中时，执行initial语句吗？ 2人参与	RWS_123 2022-11-23 10:10	3 187	li205212021 2022-11-23 13:17
能否提供 7128 的下载波形、DSP 与 PLD 的典型下载电路？ 2人参与	STGing 2022-11-23 10:52	2 201	风吹过后 2022-11-23 13:12
FPGA的时钟信号没有接全局时钟, 如何处理时钟使之可以更好 3人参与	dragongfly 2022-11-21 10:04	3 209	breaker 2022-11-23 10:03
数字信号处理的FPGA解决方案 2人参与	Allevi 2019-5-22 09:52	2 422	雷北城 2022-11-22 17:58
卷积函数的FPGA实现--------IPcore的BRAM尺寸 2人参与	uperrua 2019-5-22 17:26	2 382	雷北城 2022-11-22 17:57
在verilog里always和 initial的区别是什么？ 3人参与	I_believe 2022-11-22 13:50	4 230	R_myself 2022-11-22 15:29
CPLD 使用 EPF10K20TI144-4，无法实现任何功能 4人参与	STGing 2022-11-22 10:18	4 207	风吹过后 2022-11-22 13:53
怎么样在fpga ——verilog语言并发过程中对一个变量两次赋值 4人参与	A_Wait 2022-11-22 11:03	4 180	replace 2022-11-22 13:31
IP CAPTION 就是核发生器, 它运行在核发生器目录下吗？ 2人参与	dragongfly 2022-11-22 09:42	2 212	zhi_hui_zhou 2022-11-22 13:27
基于FPGA技术的多路数字量采集模块 2人参与	Zedd 2019-5-30 13:59	2 544	雷北城 2022-11-21 17:56
Verilog在定义reg变量时可以初始化赋值么，比如reg a<=1'b0 2人参与	purpose_857 2022-11-21 13:54	3 194	whatever_ 2022-11-21 15:30
由 FPGA 产生 16 个 27M 的时钟输出, 这样做驱动会不会有问题？ 3人参与	STGing 2022-11-21 10:32	3 221	风吹过后 2022-11-21 13:39
动态自适应低密度奇偶校验码译码器的FPGA实现 2人参与	Taio 2019-6-23 19:00	2 348	雷北城 2022-11-18 18:07
基于FPGA的彩色图转灰度图算法之仿真结果 2人参与	uperrua 2019-6-22 09:00	2 428	雷北城 2022-11-18 18:05
fpga控制芯片工作，verilog编写代码。请问芯片的初始化用什么方式实现？ 3人参与	whatever_ 2022-11-18 13:58	3 212	Nain 2022-11-18 15:23
Xilinx foundation 软件平台的书籍 2人参与	dragongfly 2022-11-18 10:23	2 309	tick_tock 2022-11-18 13:40