verilog 里面 在always 下有两个 if 语句 就出现如下错误 高手请进

ETC_ETC

always @ (posedge CLK,negedge RST)
begin
8 O' r" @, O% z: M% d$ I' d; O7 gif(EN) // 提示在这里出现错误 Error: Can't elaborate top-level user hierarchy
if(!RST)
. u- d, y7 E# V9 gU <= 0;
! O! s1 q3 `0 v2 Z5 Y# R. q1 telse
- ^% }$ O2 U) i: @" i- a; ~if(CTRL)
# w9 @: e) I/ r3 l; X. {' j# J. f# k+ Sbegin
U <= U + 1;
3 h: `$ t' ^# e/ tif(U == 15) c_b <= 1;
. z9 e% \- T( p0 W) L6 K- |4 v- Eelse c_b <= 0;
end
else
begin
U <= U - 1;
( y0 B8 U7 n5 {if(U == 0) c_b <= 1;
else c_b <= 0;
end
end
6 _4 r% x* h1 Z; t1 j* G对于 数学的爱好者 和 wangxuede220 所说的，很抱歉，我都试过了，不管用啊！
1 a- C3 G/ E' w; r8 I' Xmicroshuke 能再具体详细解释一下吗？多谢了，为什么有这样情况出现，如果我想在EN在低电平时，其他按键就失效，应该怎么做？

peerless2021

verilog对边沿触发的逻辑有规定：
你写了negedge rst,就必须在always内的第一个if中写～rst的逻辑。就是你把if(en)写在rst下面就好了。
1 h' s, A1 d& d% z$ l/ n4 L. w, ^0 S这样综合时推断的是一个异步复位的寄存器。
-------------------------------
为什么语法要这么规定我也不知道。@（）里面的第一项是时钟定义，第二项和第三项（如果有的话）是异步复位和异步置位，必须写在第一个if， else if里面（如果有第三项的话）。

aid4her

这个en应该是同步的，而你的rst信号是异步的，这样写不行。