verilog 里面 在always 下有两个 if 语句 就出现如下错误 高手请进

ETC_ETC

always @ (posedge CLK,negedge RST)
begin
8 [9 g' W' j/ o/ Q" Z' L* Z; Qif(EN) // 提示在这里出现错误 Error: Can't elaborate top-level user hierarchy
# _# P  m: u0 I" y" E8 Uif(!RST)
U <= 0;
else
if(CTRL)
begin
U <= U + 1;
if(U == 15) c_b <= 1;
: w+ _0 P$ i( `: d* u" x) k: Q8 Relse c_b <= 0;
end
$ ]1 f1 E/ Q* |& ]else
begin
6 _0 ~! g' }4 k* K  p9 \. GU <= U - 1;
; u4 s+ i/ }9 L7 q9 u! O! O2 pif(U == 0) c_b <= 1;
else c_b <= 0;
end
end
; S, {7 Y; _' S; U% ?1 t) x% _对于 数学的爱好者 和 wangxuede220 所说的，很抱歉，我都试过了，不管用啊！
microshuke 能再具体详细解释一下吗？多谢了，为什么有这样情况出现，如果我想在EN在低电平时，其他按键就失效，应该怎么做？

peerless2021

verilog对边沿触发的逻辑有规定：
9 F  [% T; W- J% V8 O' Q你写了negedge rst,就必须在always内的第一个if中写～rst的逻辑。就是你把if(en)写在rst下面就好了。
这样综合时推断的是一个异步复位的寄存器。
% ~9 C! }9 |, t2 q( m-------------------------------
为什么语法要这么规定我也不知道。@（）里面的第一项是时钟定义，第二项和第三项（如果有的话）是异步复位和异步置位，必须写在第一个if， else if里面（如果有第三项的话）。

aid4her

这个en应该是同步的，而你的rst信号是异步的，这样写不行。