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verilog 里面 在always 下有两个 if 语句 就出现如下错误 高手请进

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1#
发表于 2022-11-24 10:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
always @ (posedge CLK,negedge RST)3 M: o2 j  v+ n/ L2 \
begin
8 [9 g' W' j/ o/ Q" Z' L* Z; Qif(EN) // 提示在这里出现错误 Error: Can't elaborate top-level user hierarchy
# _# P  m: u0 I" y" E8 Uif(!RST)5 W5 M, b- L9 `4 C2 b8 q! F3 @
U <= 0;* a3 Y0 S* d3 E( f) S8 h# r
else2 H0 r" I0 c3 U
if(CTRL)) K7 j/ Y; S' M0 K1 H/ |7 i
begin  g. @2 S4 s, m' o' ^
U <= U + 1;; ?8 i- G  K' M$ l6 \# a
if(U == 15) c_b <= 1;
: w+ _0 P$ i( `: d* u" x) k: Q8 Relse c_b <= 0;$ I9 H9 @. W3 T; g  g4 j( a
end
$ ]1 f1 E/ Q* |& ]else" p( V/ y, ^! W: m
begin
6 _0 ~! g' }4 k* K  p9 \. GU <= U - 1;
; u4 s+ i/ }9 L7 q9 u! O! O2 pif(U == 0) c_b <= 1;6 @) w3 ?/ X1 ^7 X
else c_b <= 0;& c2 j" \; J6 G2 ?% N
end9 E3 m" G3 i- V+ T5 F% u- L5 M
end
; S, {7 Y; _' S; U% ?1 t) x% _对于 数学的爱好者 和 wangxuede220 所说的,很抱歉,我都试过了,不管用啊!# f6 v3 V8 T# Q
microshuke 能再具体详细解释一下吗?多谢了,为什么有这样情况出现,如果我想在EN在低电平时,其他按键就失效,应该怎么做?; F/ O" v: c& S0 |, S
  • TA的每日心情
    开心
    2022-1-29 15:04
  • 签到天数: 1 天

    [LV.1]初来乍到

    2#
    发表于 2022-11-24 13:11 | 只看该作者
    verilog对边沿触发的逻辑有规定:
    9 F  [% T; W- J% V8 O' Q你写了negedge rst,就必须在always内的第一个if中写~rst的逻辑。就是你把if(en)写在rst下面就好了。+ V; ~0 j7 @+ B3 W! O3 s! Z
    这样综合时推断的是一个异步复位的寄存器。
    % ~9 C! }9 |, t2 q( m-------------------------------- `0 t# k0 h. Q$ ^* W) y
    为什么语法要这么规定我也不知道。@()里面的第一项是时钟定义,第二项和第三项(如果有的话)是异步复位和异步置位,必须写在第一个if, else if里面(如果有第三项的话)。

    该用户从未签到

    3#
    发表于 2022-11-24 13:17 | 只看该作者
    这个en应该是同步的,而你的rst信号是异步的,这样写不行。
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