FPGA的时钟信号没有接全局时钟, 如何处理时钟使之可以更好

dragongfly · 发表于 2022-11-21 10:04

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FPGA的时钟信号没有接全局时钟, 如何处理时钟使之可以更好？

jack_are · 发表于 2022-11-21 11:00

可以通过插入一个 BUFG 将一个信号返回全局时钟网络.

tick_tock · 发表于 2022-11-21 13:31

输出的时钟为CLK，用CLK来驱动ODDR，让ODDR在CLK的上升沿输出0或1，在CLK的下降沿输出1或0，从而产生一个时钟脉冲CLKOUT，CLKOUT的时钟频率和CLK完全相同。

breaker · 发表于 2022-11-23 10:03

只能重做板

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