verilog 中 initial 语句，在下载到硬件中时，执行initial语句吗？

RWS_123 · 发表于 2022-11-23 10:10

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用quartusii 图形仿真时，有无initial语句会使输出波形不同。

li205212021 · 发表于 2022-11-23 10:54

initial语句是不可综合语句，是不能综合成硬件电路的，只是用来仿真，现在到板子中是，不会执行initial语句

RWS_123 · 发表于 2022-11-23 13:12

li205212021 发表于 2022-11-23 10:54
P# U) s; ?; t+ x- l8 K2 ~initial语句是不可综合语句，是不能综合成硬件电路的，只是用来仿真，现在到板子中是，不会执行initial语句

那在verilog中定义的变量（比如reg start），下载到硬件中不执行初始化，那该变量的初始值怎么确定？
注：start也没有在复位中赋值。

li205212021 · 发表于 2022-11-23 13:17

如果你想你的设计稳定，那么你的start必须在复位中赋值，否则start将是不定值

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