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vhdl代码综合warning

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发表于 2022-12-13 11:20 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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Warning: Presettable and clearable registers converted to equivalent circuits with latches. Registers power-up to an undefined state, and DEVCLRn places the registers in an undefined state.! Z0 J& g: O; G
        Warning (13310): Register "addr~reg0" is converted into an equivalent circuit using register "addr~reg0_emulated" and latch "addr~reg0latch"1 @$ t0 z5 G- ]7 [
; A. Z/ o) ]( U1 R' ~
请问上面这是触发器么,ADATA与ALOAD这两个引脚什么意思,这段代码综合出来为什么为有这个warning???感谢各位了% w, V' a3 \3 t9 o3 M% l$ x+ ?
1 t! M% ^7 Z6 j$ }' t, N8 J
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  • TA的每日心情
    奋斗
    2022-1-21 15:15
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    [LV.1]初来乍到

    2#
    发表于 2022-12-13 13:14 | 只看该作者
    能否可以将wr和cs改成和cnt一样的同步加载方式;你当前实现的功能是异步加载,你可以到实现的电路中data被加到了adata,而wr和cs产生一个aload信号

    点评

    好的,我试一下  详情 回复 发表于 2022-12-13 13:20

    该用户从未签到

    3#
     楼主| 发表于 2022-12-13 13:20 | 只看该作者
    nocturne 发表于 2022-12-13 13:14
    $ j+ l1 X: S: S. c+ E1 a; o" P能否可以将wr和cs改成和cnt一样的同步加载方式;你当前实现的功能是异步加载,你可以到实现的电路中data被 ...
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    好的,我试一下
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