FPGA上电瞬间IO管脚输出的高电平怎么消除？

unfaithful2021 · 发表于 2022-12-9 09:44

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请教一个问题：FPGA在上电后还未配置完成前管脚会输出一个高脉冲，这个高脉冲是设备不想要的脉冲，请问，有什么好的处理方法？

jf_www · 发表于 2022-12-9 10:44

几种方法：1.xilinx在程序生成时可以设置默认上拉还是下拉或开路。2.程序复位中设置初始状态。针对配置前的：3.电源上电顺序控制，电路默认初始状态控制（加上拉，下拉或电路本身初始逻辑态注意），涉及到一开始的原理图设计。

aid4her · 发表于 2022-12-9 13:18

altera的fpga，需要强下拉；或者后端电路在设计上避开

fuu65iwi · 发表于 2022-12-9 13:23

我也遇到过这个问题下拉电阻就能解决这个脉冲与程序量的大小有关系

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