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多电平通用空间矢量调制集成电路及其FPGA实现 3人参与	Ferrya 2019-1-7 07:00	3 297	雷北城 2022-8-29 16:16
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有源晶振接到CPLD，却不能起振，不知道怎么解决？ 3人参与	lili_qq 2022-8-26 16:54	3 136	夜凉笙歌 2022-8-29 15:23
FPGA：JESD204B的应用场景 3人参与	dragongfly 2022-8-29 10:23	3 120	tick_tock 2022-8-29 15:00
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基于FPGA实现AD9361数据接口逻辑 2人参与	STGing 2022-8-29 10:30	2 177	niubility 2022-8-29 13:21
FPGA的PLL不可以用，是怎么回事？ 2人参与	up_on 2022-8-29 11:13	2 97	replace 2022-8-29 13:18
XILINX FPGA/CPLD开发环境：ISE 4.1i快速入门 3人参与	STGing 2022-8-26 09:47	3 135	killer00 2022-8-29 11:47
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DDR的原理和时序 7人参与	Zedd 2019-1-25 10:50	7 435	killer00 2022-8-29 11:45
Verilog HDL设计(进阶) 3人参与	Allevi 2019-1-16 11:35	3 336	qiass 2022-8-27 08:27
FPGA 程序下载进去后不管用,怎样解决呢？ 3人参与	aid4her 2022-8-26 16:19	3 164	we_happiness 2022-8-26 18:00
为什么我的msp430单片机端口接CPLD后电压降低？ 4人参与	fanA 2022-8-26 13:14	4 129	itch 2022-8-26 17:54
AD9639三线SPI配置-------FPGA与ADC的SPI配置实战篇2 2人参与	uqHZau 2019-5-22 10:52	2 431	jinshan010 2022-8-26 15:06
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请教让一个值平稳缓升缓降(像电容充放电一样) 3人参与	elephant_ 2022-8-25 15:10	3 158	someone 2022-8-25 16:37
基于Verilog HDL的有限状态机之FSM的Verilog HDL 设计的基本准则 3人参与	ulppknot 2019-6-18 14:31	3 321	雷北城 2022-8-25 16:02
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