FPGA的PLL不可以用，是怎么回事？

up_on

输出和输入时一样频率的，为什么么？
; i. }; b& G+ a; O: j

dream123

看看调用的时候分频，倍频系数是不是全被设成了1；再者，同一芯片上的PLL也是有不同的，有普通与增强型之分，有些功能，普通PLL是做不到的。

replace

PLLn_OUTp、PLLn_OUTn用于PLL的外部零延时补偿。如果你对PLL输入输出的相位差没有要求，这两个管脚可以用作普通IO。
PLL相关的管脚主要是：
2 u1 G0 b* R3 \. C. {1. 供电，EP3C5的PLL供电是2.5V，尽量保证这个电压干净；
+ I& a' K3 Y! S1 L0 A. X; t. \' ]2. PLL的时钟输入，一定要从GCLK管脚入