Verilog HDL硬件描述语言

STGing · 发表于 2022-8-30 09:53

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第1章简介
本章介绍Verilog HDL语言的发展历史和它的主要能力。
1.1 什么是Verilog HDL？
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。 Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然 ,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

1.2 历史
Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，Verilog HDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中，Verilog HDL语言于1990年被推向公众领域。Open Verilog International（OVI）是促进Verilog发展的国际性组织。1992年，OVI决定致力于推广Verilog OVI标准成为IEEE标准。这一努力最后获得成功，Verilog语言于1995年成为IEEE标准，称为IEEEStd1364－1995。完整的标准在Verilog硬件描述语言参考手册中有详细描述。

1.3 主要能力
下面列出的是Verilog硬件描述语言的主要能力：
•基本逻辑门，例如and、or和NAND等都内置在语言中。
•用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。
•开关级基本结构模型，例如pmos和nmos等也被内置在语言中。
• 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。
• 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过
程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。
• Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
• 能够描述层次设计，可使用模块实例结构描述任何层次。
• 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。
• Verilog HDL不再是某些公司的专有语言而是IEEE标准。
• 人和机器都可阅读Verilog语言，因此它可作为EDA的工具和设计者之间的交互语言。
• Verilog HDL语言的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部函数访问Verilog 模块内信息、允许设计者与模拟器交互的例程集合。
• 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。
• 能够使用内置开关级原语在开关级对设计完整建模。
• 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
• Verilog HDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。
• 在行为级描述中， Verilog HDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。
• 能够使用门和模块实例化语句在结构级进行结构描述。
• 图1 - 1显示了Verilog HDL的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。

• Verilog HDL还具有内置逻辑函数，例如&（按位与）和|（按位或）。
• 对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。
• 可以显式地对并发和定时进行建模。
• 提供强有力的文件读写能力。
• 语言在特定情况下是非确定性的，即在不同的模拟器上模型可以产生不同的结果；例如，事件队列上的事件顺序在标准中没有定义。

第2章 HDL指南
本章提供H D L语言的速成指南。
2.1 模块
模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述 ; 设计的数据流行为使用连续赋值语句进行描述 ; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。
一个模块的基本语法如下：

说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方；但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性 , 最好将所有的说明部分放在语句前。本书中的所有实例都遵守这一规范。

图2 - 1为建模一个半加器电路的模块的简单实例。
module HalfAdder(A, B, Sum, Carry) ;
inputA,B;
output Sum, Carry;
assign#2 Sum=A^B;
assign#5 Carry=A&B;
endmodule

模块的名字是HalfAdder。模块有4个端口: 两个输入端口A和B，两个输出端口Sum和Carry。由于没有定义端口的位数, 所有端口大小都为1位；同时, 由于没有各端口的数据类型说明, 这四个端口都是线网数据类型。模块包含两条描述半加器数据流行为的连续赋值
语句。从这种意义上讲，这些语句在模块中出现的顺序无关紧要，这些语句是并发的。每条语句的执行顺序依赖于发生在变量 A和B上的事件。
在模块中，可用下述方式描述一个设计：
1) 数据流方式;
2) 行为方式;
3) 结构方式;
4) 上述描述方式的混合。