数字集成电路设计入门：从HDL到版图

dragongfly

介绍Verilog HDL, 内容包括：
– Verilog应用
– Verilog语言的构成元素
– 结构级描述及仿真
– 行为级描述及仿真
. ]5 u9 y, c: |' {" g– 延时的特点及说明
– 介绍Verilog testbench
1 B* v6 a% g5 M) T" _6 I5 y• 激励和控制和描述
; w  Q8 Q& i, r3 \7 ^5 _• 结果的产生及验证
– 任务task及函数function
, W- x/ z* Z. L! ]- [% ]– 用户定义的基本单元(primitive)
% w: Q  T" \3 j) W; U, P– 可综合的Verilog描述风格

6 b  Q/ Y$ ^  g( z介绍cadence Verilog仿真器, 内容包括：
  i* c" a2 Q& Q7 n. ^– 设计的编译及仿真
– 源库(source libraries)的使用
– 用Verilog-XL命令行界面进行调试
– 用NC Verilog Tcl界面进行调试
7 a% O; u* E( h2 X– 图形用户界面(GUI)调试
, }0 w+ s; z/ G– 延时的计算及反标注(annotation)
– 性能仿真描述
! g/ a7 L, i' X% U+ W; B6 s– 如何使用NC Verilog仿真器进行编译及仿真
. x' F0 j; p* X– 如何将设计环境传送给NC Verilog
– 周期(cycle)仿真

术语定义
• 硬件描述语言HDL：描述电路硬件及时序的一种编程语言
• 仿真器：读入HDL并进行解释及执行的一种软件
% U, T' v- n" P6 G5 n8 V/ P) q• 抽象级：描述风格的详细程度，如行为级和门级
• ASIC：专用集成电路(Application Specific Integrated Circuit)
• ASIC Vender：芯片制造商，开发并提供单元库
• 自下而上的设计流程：一种先构建底层单元，然后由底层单元构造更大的系统的设计方法 。
• 自顶向下的设计流程：一种设计方法，先用高抽象级构造系统，然后再设计下层单元
• RTL级：寄存器传输级(Register Transfer Level)，用于设计的可综合的一种抽象级
• Tcl：Tool command Language, 向交互程序输入命令的描述语言

/ W% Z  ]. i! M' q7 q+ {2 d9 Z  B• 具有特殊结构能够对硬件逻辑电路的功能进行描述的
- w4 j$ f. F8 w( g7 ?一种高级编程语言
• 这种特殊结构能够：
9 V7 \* i3 J3 |: X' W– 描述电路的连接
– 描述电路的功能
  H. i2 ]' W0 G. \& n2 a" O. p– 在不同抽象级上描述电路
. U% H! I5 N! c8 R– 描述电路的时序
1 d0 y8 G: r8 L5 ^$ W– 表达具有并行性
9 Q5 V: K7 S8 s* {• HDL主要有两种：Verilog和VHDL
$ \: Z; ]' \" n' @– Verilog起源于C语言，因此非常类似于C语言，容易掌握
– VHDL起源于ADA语言，格式严谨，不易学习。
– VHDL出现较晚，但标准化早。IEEE 1706-1985标准。
5 t2 E" h! d5 J9 E! I( S
# \% n3 k# E1 |4 }# s* i为什么使用HDL
# R0 `' [+ G5 d• 使用HDL描述设计具有下列优点：
– 设计在高层次进行，与具体实现无关
– 设计开发更加容易
- E, o5 i: ?% E8 b" ^- ~" ~2 {– 早在设计期间就能发现问题
– 能够自动的将高级描述映射到具体工艺实现
– 在具体实现时才做出某些决定
& L, q/ u, l7 o, o$ L9 M/ d' X0 g• HDL具有更大的灵活性
; }1 d! v8 ~) o, t5 N4 c– 可重用
– 可以选择工具及生产厂
• HDL能够利用先进的软件
8 `' _  ^: R; {3 J1 O  x! w- o– 更快的输入
% ^0 b+ Y0 w0 A– 易于管理
1 W" F# X: h2 q
% ^: d9 }- |& C/ K3 ~Verilog的用途
• Verilog的主要应用包括：
# l2 r7 _" `; E, {' }– ASIC和FPGA工程师编写可综合的RTL代码
; v% f( k: ^& b- e- {( N1 F– 高抽象级系统仿真进行系统结构开发
5 J3 R" Y9 S  z6 T. e– 测试工程师用于编写各种层次的测试程序
  h, T2 x* m- Z, m/ [0 t/ S– 用于ASIC和FPGA单元或更高层次的模块的模型开发
" I8 l% p1 {5 s7 W9 T4 ]
抽象级(Levels of Abstraction)
• Verilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别包括：


6 w  G- y5 w0 h抽象级(Levels of Abstraction)
2 A' i! z0 }! E! L4 D' \6 q% C

Verilog可以在三种抽象级上进行描述
# g7 w5 X' z7 i4 b9 N- a# T• 行为级
- J1 v: q6 B2 x$ c– 用功能块之间的数据流对系统进行描述
) b$ a4 t7 [8 M( j– 在需要时在函数块之间进行调度赋值。
• RTL级/功能级
– 用功能块内部或功能块之间的数据流和控制信号描述系统
8 H! G2 ?" R( C5 a( K5 c* j– 基于一个已定义的时钟的周期来定义系统模型
$ `" q. m. q1 U- V: Y  H• 结构级/门级
. p0 p. h9 v) G+ |' E) ~% X" H( b+ H– 用基本单元(primitive)或低层元件(component)的连接来描述系统以得到更高的精确性，特别是时序方面。
+ X5 ]8 [1 ~2 C( P– 在综合时用特定工艺和低层元件将RTL描述映射到门级网表

• 设计工程师在不同的设计阶段采用不同的抽象级
– 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。
– 在综合前将各功能模块进行RTL级描述。
– 用于综合的库中的大多数单元采用结构级描述。在本教程中的结构级描述部分将对结构级(门级)描述进行更详细的说明。
• Verilog还有一定的晶体管级描述能力及算法级描述能力

RGB_lamp

一起互相交流共同进步。

Ele_insect

讲的很好，好好学习

瞪郜望源_21

不错不错，很是专业和地道，值得好好学习下