XILINX FPGA/CPLD开发环境：ISE 4.1i快速入门

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ISE教程 ------------------------------------------------------------------------------------------------------ 3
4 o0 K3 g$ G9 a! J5 X+ s' l教程概述 ------------------------------------------------------------------------------------------------- 4
设计开始 ------------------------------------------------------------------------------------------------- 5
6 Q0 ]9 k8 V' H. n软件要求 ------------------------------------------------------------------------------------------- 5
% D; ^  B- D. r0 `4 K: D, w8 x, d$ Q运行 ISE 软件 -------------------------------------------------------------------------------------- 5
使用在线帮助 ------------------------------------------------------------------------------------- 5
设计输入 VHDL ---------------------------------------------------------------------------------------- 6
创建一个新的工程项 ---------------------------------------------------------------------------- 6
创建一个计数器模块 ---------------------------------------------------------------------------- 6
" C- }9 U6 }! y' v3 w利用计数器模板修改计数器模块 ------------------------------------------------------------- 7
仿真行为模型 功能仿真 -------------------------------------------------------------------------- 9
9 |+ i  }1 F  K- J# o7 d创建一个 testbench 波形源文件 ------------------------------------------------------------- 9
初始化计数器输入 ----------------------------------------------------------------------- 10
) P  g0 e8 ]; o. n8 r' L# C生成预期的输出响应 -------------------------------------------------------------------- 10
使用 ModelSim 进行仿真 --------------------------------------------------------------------- 11
行为仿真 ----------------------------------------------------------------------------------- 11
& t1 g2 A  h1 u* V4 y# t布局布线后的仿真 ----------------------------------------------------------------------- 12
6 \; `% D" j* ?. A( x设计输入 顶层为原理图 ------------------------------------------------------------------------- 14
* b' \. A$ K% `6 R: u1 x9 l创建 VHDL 模块 生成一个原理图符号 ---------------------------------------------------- 14
$ [( `  T1 N1 ]6 l4 g, p创建一个新的顶层原理图 -------------------------------------------------------------------- 14
# Z  u: `( U8 H1 D例化 VHDL 模块 ---------------------------------------------------------------------------------- 14
) I4 {& |9 f9 U/ z2 q' m) A, w0 h  [, Z1 R原理图中连线 ----------------------------------------------------------------------------------- 15
! n0 Z4 Y/ p1 `; b为连线添加网络名 ----------------------------------------------------------------------------- 16
! y% a" o0 j8 Q$ v- O: j为总线添加网络名 ----------------------------------------------------------------------------- 17
添加输入/输出管脚标记 ---------------------------------------------------------------------- 18
设计实现 ----------------------------------------------------------------------------------------------- 20
运行实现设计 ----------------------------------------------------------------------------------- 20
在资源分配器 Floorplanner 中查看设计布局 ----------------------------------------- 20
) ?7 Z) M  Z( f3 b对顶层文件进行仿真 时序仿真 ---------------------------------------------------------------- 22
创建一个 testbench 波形源文件 ---------------------------------------------------------- 22
# D5 p1 f3 [' r2 o初始化计数器输入 ----------------------------------------------------------------------------- 22
- p6 X; _- X/ s( j生成预期的输出响应 -------------------------------------------------------------------------- 22
; W# {# p- `& F3 N' _- w布局布线后的仿真 ----------------------------------------------------------------------------- 24
附录 EDIF 设计方法 --------------------------------------------------------------------------------- 26
- _8 Y1 p( `' g设计输入 ----------------------------------------------------------------------------------------------- 26
创建一个新的工程项 -------------------------------------------------------------------------- 26
# I3 d6 k# G! J5 Q5 K1 c 添加 EDIF 源文件 ------------------------------------------------------------------------------- 27
' j3 S  f& f6 P8 i设计实现 ----------------------------------------------------------------------------------------------- 27
7 A$ Z4 }! p; p; `! i! X! n( h运行实现设计 ----------------------------------------------------------------------------------- 27
! X  c7 j2 E' _' P# }$ {在 FPGA Editor 中查看设计 ----------------------------------------------------------------- 28
. A  a* D. k5 Y1 Q7 r7 @3 R
ISE 教程
本教程主要是向 ISE 的初学者描述和演示，在Xilinx 的 ISE 集成软件环境中，如何用VHDL 和原理图的方式进行设计输入;如何用 ModelSim 仿真工具对设计进行功能仿真和时序仿真;如何实现设计。
9 F- L& h1 c- {7 v/ R注∶本教程的例子是在 PC机上的ISE 4.x环境中实现的。
本教程包括以下几个章节∶
: \/ K5 @9 p) `7 k7 `' q●教程概述
4 |4 o4 v4 t/ @7 T5 r●设计开始
●设计输入（VHDL）
* o3 f* S" z3 R! m# Q●行为模型仿真（功能仿真）
● 设计输入（顶层为原理图）
- F; A- f( H/ b: t1 n' E5 Q0 Z% S9 Z●设计实现
●对顶层文件进行仿真（时序仿真）
: R' W$ P" N% Z: E6 I0 g
5 B2 L* k6 Y- f) ?+ t8 q教程概述
完成本教程后，你将会对以下的设计流程有一个清楚的认识∶
5 Y( }& I' \% z/ ~: @● 创建一个新的工程项，用 Virtex 器件作为设计的目标器件;
● 用 ISE的语言模板生成一个 4位计数器的VHDL 模块;
● 创建一个用波形输入的测试向量文件，并对 4位计数器进行功能仿真;
●创建一个顶层为原理图输入的设计;
% n4 q6 N$ d0 _# T: Z● 在顶层原理图中调用计数器的VHDL 模块;
" W6 @( L) O  R1 Y- s● 把所有的模块连接在一起，并标出内连网线，总线以及I/0管脚的名称;
- F" U$ @; C- T3 o! q* x● 对 4 位计数器模块和顶层原理图的输入信号波形进行初始化设置，并对仿真长度进行约束;
● 对 4 位计数器模块进行功能和时序仿真，对顶层原理图设计进行时序仿真∶
● 使用Floorplanner 工具，查看经过布局布线后该设计的布局情况;
● 参照"附录∶EDIF 设计方法"，完成网表（EDIF）文件输入的设计流程;
3 _0 x, _, ?8 l' h4 \+ ^& D+ {● 参照"附录∶EDIF 设计方法"，使用 FPGA Editor，查看经过布局布线后该设计的布局和布线情况。

) V! t3 U( g7 _( o+ b! n& Q设计输入（VHDL）
本节中，你将会利用VHDL 语言模板来设计一个4位计数器模块。首先，创建一个新的工程项和生成一个计数器模块;然后，参照计数器 VHDL 语言模板来完成一个4位计数器的VHDL设计。
4 |5 J. y3 {- t1 i* C- u$ {创建一个新的工程项
按照以下步骤创建一个新工程项∶
1 @2 s% p; X" h' A) v1.选择File->New Project;
6 m: Z: A, U- }- J6 y0 J$ U* _0 [3 m2.在 New Project 对话框中的 Project Location下，键入新工程项存放的路径，或者点击 Project Location 旁的浏览按钮，选择你想存放新工程项的路径;3.在 Project Name 下，键入'Tutorial'。当你在Project Name下键入'Tutorial后，在 Project Location 下会自动创建一个'Tutorial'的子目录;
% l( h5 t* {$ _. N% V: @: w# D4.使用Value处的下拉菜单，你可以对每种属性进行选择。在下拉菜单列表中，点击所需的属性值如下∶
* d3 e) t1 h1 K6 w1 p●器件系列（Device Family）∶Virtex
● 器件 （Device）∶ xcv50-6bg256
( ]1 J* k4 F* f3 A●设计流程 （Design Flow）∶XST VHDL
/ P& y% w) H! n. ?4 j6 K
8 `" o- }( F% J6 {) h$ s
% X  K5 W6 C: k( A! e; F, y

架海梁心

感谢，这东西好啊

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很好  谢谢

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