XILINX FPGA/CPLD开发环境：ISE 4.1i快速入门

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ISE教程 ------------------------------------------------------------------------------------------------------ 3
教程概述 ------------------------------------------------------------------------------------------------- 4
. Y0 k& m' F+ O1 i设计开始 ------------------------------------------------------------------------------------------------- 5
! j0 a& I, K. i2 \) K2 b" k& A软件要求 ------------------------------------------------------------------------------------------- 5
5 ^& k/ c0 Y; z运行 ISE 软件 -------------------------------------------------------------------------------------- 5
/ N5 ]6 _# f: b5 S- n4 q% Z使用在线帮助 ------------------------------------------------------------------------------------- 5
( {, Z4 L1 y7 i设计输入 VHDL ---------------------------------------------------------------------------------------- 6
创建一个新的工程项 ---------------------------------------------------------------------------- 6
创建一个计数器模块 ---------------------------------------------------------------------------- 6
( `. d: t, S! Z' C( J  n利用计数器模板修改计数器模块 ------------------------------------------------------------- 7
仿真行为模型 功能仿真 -------------------------------------------------------------------------- 9
5 i/ k2 ?9 J) Z' |( Z创建一个 testbench 波形源文件 ------------------------------------------------------------- 9
; |! f" Q: _0 u# M/ S: |8 U初始化计数器输入 ----------------------------------------------------------------------- 10
5 a1 i& W, B( }+ C7 ~* u* o生成预期的输出响应 -------------------------------------------------------------------- 10
使用 ModelSim 进行仿真 --------------------------------------------------------------------- 11
行为仿真 ----------------------------------------------------------------------------------- 11
8 q6 {2 e2 }, y6 i  v6 v布局布线后的仿真 ----------------------------------------------------------------------- 12
设计输入 顶层为原理图 ------------------------------------------------------------------------- 14
创建 VHDL 模块 生成一个原理图符号 ---------------------------------------------------- 14
) E( @  h+ \% c创建一个新的顶层原理图 -------------------------------------------------------------------- 14
) Z1 Y* s  \# s$ Y: E* [例化 VHDL 模块 ---------------------------------------------------------------------------------- 14
原理图中连线 ----------------------------------------------------------------------------------- 15
" P! E7 a; ^* _) M3 M7 [  Z为连线添加网络名 ----------------------------------------------------------------------------- 16
1 @0 A3 g+ K: Z% T2 M4 z4 {为总线添加网络名 ----------------------------------------------------------------------------- 17
  g) H* t8 y8 u5 x/ O: C添加输入/输出管脚标记 ---------------------------------------------------------------------- 18
& Z4 j: i  s8 R1 U" g设计实现 ----------------------------------------------------------------------------------------------- 20
运行实现设计 ----------------------------------------------------------------------------------- 20
3 K+ {% t. G" `6 g; Y在资源分配器 Floorplanner 中查看设计布局 ----------------------------------------- 20
9 ?% E; Y6 X' C7 ^1 \对顶层文件进行仿真 时序仿真 ---------------------------------------------------------------- 22
  [, ~( I4 S/ ?5 I创建一个 testbench 波形源文件 ---------------------------------------------------------- 22
初始化计数器输入 ----------------------------------------------------------------------------- 22
, h% v+ u. }( _3 {* ~* D6 O生成预期的输出响应 -------------------------------------------------------------------------- 22
+ s) j" J) {% m( |, X8 y% q# K布局布线后的仿真 ----------------------------------------------------------------------------- 24
# v$ K# X3 r+ Z附录 EDIF 设计方法 --------------------------------------------------------------------------------- 26
设计输入 ----------------------------------------------------------------------------------------------- 26
- k% ^  X) T& h2 s, g7 {创建一个新的工程项 -------------------------------------------------------------------------- 26
* [3 }" `, g4 z# \ 添加 EDIF 源文件 ------------------------------------------------------------------------------- 27
设计实现 ----------------------------------------------------------------------------------------------- 27
运行实现设计 ----------------------------------------------------------------------------------- 27
0 K( U2 t: D( ?7 y( \在 FPGA Editor 中查看设计 ----------------------------------------------------------------- 28
; y* u+ I, U5 o; I7 k- q
  I2 Z) A$ j# h. w, @ISE 教程
本教程主要是向 ISE 的初学者描述和演示，在Xilinx 的 ISE 集成软件环境中，如何用VHDL 和原理图的方式进行设计输入;如何用 ModelSim 仿真工具对设计进行功能仿真和时序仿真;如何实现设计。
注∶本教程的例子是在 PC机上的ISE 4.x环境中实现的。
本教程包括以下几个章节∶
●教程概述
●设计开始
●设计输入（VHDL）
. ~5 b) }. ]3 I  H* V) u& A8 O●行为模型仿真（功能仿真）
● 设计输入（顶层为原理图）
+ y3 Z9 l9 O4 {$ M$ V●设计实现
, y2 n3 j/ r$ w' |●对顶层文件进行仿真（时序仿真）
, g7 }  R! B9 e) Z5 r
4 W  `! ^) k4 I3 C0 |& n教程概述
7 B5 Q4 x* g, G! k完成本教程后，你将会对以下的设计流程有一个清楚的认识∶
' _" u1 n: {$ L3 `9 M● 创建一个新的工程项，用 Virtex 器件作为设计的目标器件;
● 用 ISE的语言模板生成一个 4位计数器的VHDL 模块;
. @4 ^' Y7 j0 Y) O0 d- m6 J7 d● 创建一个用波形输入的测试向量文件，并对 4位计数器进行功能仿真;
●创建一个顶层为原理图输入的设计;
● 在顶层原理图中调用计数器的VHDL 模块;
● 把所有的模块连接在一起，并标出内连网线，总线以及I/0管脚的名称;
0 n2 ]0 B5 P6 i) h5 S$ L● 对 4 位计数器模块和顶层原理图的输入信号波形进行初始化设置，并对仿真长度进行约束;
● 对 4 位计数器模块进行功能和时序仿真，对顶层原理图设计进行时序仿真∶
- U( J/ C% R* ], Z8 U● 使用Floorplanner 工具，查看经过布局布线后该设计的布局情况;
, D5 a1 n2 v2 L8 }2 A● 参照"附录∶EDIF 设计方法"，完成网表（EDIF）文件输入的设计流程;
● 参照"附录∶EDIF 设计方法"，使用 FPGA Editor，查看经过布局布线后该设计的布局和布线情况。
7 h" G5 V" O/ f$ b9 }5 Z5 i
设计输入（VHDL）
0 ^0 N' F  @, m5 h) I本节中，你将会利用VHDL 语言模板来设计一个4位计数器模块。首先，创建一个新的工程项和生成一个计数器模块;然后，参照计数器 VHDL 语言模板来完成一个4位计数器的VHDL设计。
创建一个新的工程项
按照以下步骤创建一个新工程项∶
1.选择File->New Project;
) A+ b/ H2 t! i: i" U3 K2.在 New Project 对话框中的 Project Location下，键入新工程项存放的路径，或者点击 Project Location 旁的浏览按钮，选择你想存放新工程项的路径;3.在 Project Name 下，键入'Tutorial'。当你在Project Name下键入'Tutorial后，在 Project Location 下会自动创建一个'Tutorial'的子目录;
% d% n8 u$ q2 S4 {* t% g- S4.使用Value处的下拉菜单，你可以对每种属性进行选择。在下拉菜单列表中，点击所需的属性值如下∶
●器件系列（Device Family）∶Virtex
! {. a* E* ?% d: U% L, p% |2 {$ E● 器件 （Device）∶ xcv50-6bg256
●设计流程 （Design Flow）∶XST VHDL

架海梁心

感谢，这东西好啊

RGB_lamp

很好  谢谢

killer00

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