FPGA 锁相环问题

elephant_

我的一个工程里有四个verilog文件，程序里都用到了系统时钟clk 20Mhz ， 现在我不想换晶振 ，想通过FPGA的锁相环倍频使clk 变为40MHZ 使用，需要在四个文件里都进行pll调用么？
( H4 n3 J, k: A4 q0 ~可是我如果在这四个文件里都调用的话 会出现这个错误，
3 j( H4 ]+ Z9 Z& \Error: inclk0 port of PLL "Send:U3|pll_40_c1:pll_40_c1_inst|altpll:altpll_component|pll" must be driven by a non-inverted input pin or, in a fast PLL, the output of a PLL
- {7 z( z& N, B+ y0 U  qInfo: Input port INCLK[0] of node "Send:U3|pll_40_c1:pll_40_c1_inst|altpll:altpll_component|pll" is driven by clkout which is REGOUT output port of Logic cell type node clkout
& M  ?* j! T4 P$ n3 {提示 clko已经使用过了~~（clko为FPGA锁相环输入时钟，即是clk）
0 k& t8 l) T7 l/ }9 A1 N" @就是锁相环倍频的时钟怎么当全局时钟用
$ a. N* l- u* J+ W9 Q

purpose_857

那个提示根本不是说clk已经使用了，而是说clk的引脚不是时钟引脚。

unfaithful2021

在顶层调用pll就可以，注意使用把pll的输出加一个bufg后送给四个verilog文件使用即可。

whatever_

在TOP文件里调用PLL，生成一个系统时钟；其他文件里把此系统时钟作为一个时钟输入即可；
不知道我理解的对不对