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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 有源晶振接到CPLD，却不能起振，不知道怎么解决？
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有源晶振接到CPLD，却不能起振，不知道怎么解决？

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lili_qq

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1#
发表于 2022-8-26 16:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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64MHz有源晶振，接在Max II的全局时钟输入脚，但上电后无法工作。
  S6 n6 ?& V( P+ t' n9 v供电正常3.3v DC，更换晶振也无效，偶然振荡起来很快又停振了，请高手指点。是不是负载的问题？8 W. d0 D( Z! {1 j( k3 |4 B

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oponi

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2#
发表于 2022-8-26 17:20 | 只看该作者
1. 电源是不是稳定3 l5 s2 a7 i1 C9 @; ^
2. 电路有没有接错% m5 ~8 C( K0 h$ I( u
3. 检查晶振是 5V 用的还是 3.3V 用的; m) `: X8 Q5 M) @0 x" `

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on1e

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3#
发表于 2022-8-26 18:09 | 只看该作者
断开负载（CPLD)，多测试一下，根据你说的情况，应该是CPLD的问题
4 w- i" e* u  I" g& s; S6 `

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夜凉笙歌
  • TA的每日心情
    难过
    2025-1-20 15:39

    • 签到天数: 100 天

    [LV.6]常住居民II
    4#
    发表于 2022-8-29 15:23 | 只看该作者
    aaaaaaaaaaa

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