基于FPGA实现AD9361数据接口逻辑

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本文通过以高速AD9361芯片为例进行数据接口逻辑代码的编写，利用SelectIO IP快速高效完成芯片驱动的生成。
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5 R  B/ ~3 F; i. R! T' LAD9361芯片简介
AD9361是一款面向3G和4G基站应用的高性能、高集成度的射频(RF)Agile Transceiver™捷变收发器。该器件的可编程性和宽带能力使其成为多种收发器应用的理想选择。该器件集RF前端与灵活的混合信号基带部分为一体，集成频率合成器，为处理器提供可配置数字接口，从而简化设计导入。AD9361接收器LO工作频率范围为70 MHz至6.0 GHz，发射器LO工作频率范围为47 MHz至6.0 GHz，涵盖大部分特许执照和免执照频段，支持的通道带宽范围为200 kHz以下至56 MHz，整体结构图如图 1 AD9361整体结构图所示。
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• 集成12位DAC和ADC的RF 2 × 2收发器
• TX频段：47 MHz至6.0 GHz
4 S6 P# H# U* U$ C• RX频段：70 MHz至6.0 GHz
  Y7 U2 T7 _! ?. C; ~5 l1 Y; g& B• 支持TDD和FDD操作
• 可调谐通道带宽：<200 kHz至56 MHz
: M; `- i4 p2 I7 i- A• 双通道接收器：6路差分或12路单端输入
, y% S+ q0 n; D7 k7 q3 {% z/ `' [+ F• 出色的接收器灵敏度，噪声系数为2 dB (800 MHz LO)
• RX增益控制
  o 实时监控和控制信号用于手动增益
  T! K( _" I) b9 P  o 独立的自动增益控制
• 双发射器：4路差分输出
• 高线性度宽带发射器
  o TX EVM：≤−40 dB
  o TX噪声：≤−157 dBm/Hz本底噪声
  o TX监控器：动态范围≥66 dB，精度=1 dB
• 集成式小数N分频频率合成器
• 2.4 Hz最大本振(LO)步长
; }- Q! H/ H7 z5 n• 多器件同步
• CMOS/LVDS数字接口
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参数配置
+ Q& C0 f, ]; j2 M* N7 _6 t用户可以根据自己的需求将数据接口通过SPI配置成LVDS或CMOS接口，也可以还可以选择FDD或TDD工作方式，以及数据速率可以选择SDR或DDR。只需要通过配置软件设置即可，如图 2 AD9361数据接口配置参数所示
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在进行数据验证时，也可以使用测试模式，对收发数据进行验证以保证系统的正确性。另外，还可以对输入时钟进行延时调节或者通过SelectIO的delay、delayctrl功能对时钟信号进行微调，以满足时序要求。芯片数据时钟与数据之间的时序可靠性也可以通过芯片内部的延时寄存器0x006、0x007进行条件，以此达到要求，具体的SPI配置寄存器时序如图 3 AD9361 寄存器配置接口SPI时序所示。

参考代码
8 |( _- t1 @/ u" I! A& {SelectIO配置
根据以上对AD9361的了解，就可以轻松的配置SelectIO IP的GUI界面了。芯片既包括发射模块TX又包括接收模块RX，所以IO类型选择chip to chip。
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+ l4 Y$ U/ @" B1 b$ r根据上述参数配置部分，自然就选择DDR。数据接口包括时钟CLK、Frame对齐信号与差分数据端Data[05:0]，要同时对Frame与Data信号进行时序解析，所以端口宽度设置为7.
......


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必须顶一个！学习学习

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谢谢楼主分享，学习了