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如何在allegro中修改板框大小？ 10人参与	风吹过后 2023-2-9 09:45	12 2055	顺心顺意 2023-2-9 12:42
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16.3,15.7原版env 20人参与 ...2	香雪海 2012-9-6 11:12	27 2534	jcreg 2023-2-8 15:01
cadence HDL 16.6 总是打包不成功，提示阻容有问题！ 3人参与	风吹过后 2023-2-8 09:37	3 343	zhi_hui_zhou 2023-2-8 14:02
RK3399晶体设计要点 1人参与	cailiu 2023-2-8 10:04	1 413	fantasyqqq 2023-2-8 13:59
PCB Editor 安装之后，为什么打不开啊 2人参与	lili_qq 2023-2-8 10:32	2 567	STGing 2023-2-8 13:31
Allegro GF106 PCB 2人参与	williamyeo 2023-2-7 10:28	2 499	夜凉笙歌 2023-2-7 19:53
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为什么ALLEGRO 保存同名文件不提示覆盖？ 4人参与	风吹过后 2023-2-7 09:37	4 362	big_gun 2023-2-7 13:56
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请教一下关于无焊盘过孔短路却不报错的问题。 4人参与	robert-pcb 2023-2-6 10:14	6 472	robert-pcb 2023-2-7 11:53
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你们做DDR3互联部分用四个还是两个层？像我这样两个层，调地孔是可以的么？ 25人参与 ...2 3	KBLming 2021-8-5 10:45	35 2448	MYFUTURE 2023-2-6 13:50
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如何将丝印放置底层 8人参与	lili_qq 2023-2-2 10:38	8 1130	鬼卿y 2023-2-3 16:16
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什么情况下，必须10度布线和梯形凸块布线？ 7人参与	LLJ760809 2023-2-2 17:33	8 667	LLJ760809 2023-2-3 14:25
在Capture16.2中，原理图编译时出现LAST USED REFERENCES 2人参与	风吹过后 2023-2-3 09:39	2 455	VIC56 2023-2-3 13:23
有谁有整板跑短路的skil吗？分享一下，谢谢~~ 2人参与	leoyin 2023-2-2 12:12	2 415	勒凹特 2023-2-3 08:30
16.6和17.2的叠层对比。 2人参与	LLJ760809 2023-2-2 16:24	2 476	LLJ760809 2023-2-2 17:37