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Allegro A1363用stm32编程，没有任何反馈 3人参与	风吹过后 2023-2-2 09:20	3 432	Dollche 2023-2-2 11:23
大佬们请问内存的频率到底是CLK频率还是DQS频率? 3人参与	6688hyc 2023-1-18 10:44	3 641	dzkcool 2023-2-2 10:30
求助，Allegro 17.2 没有找到symphony team design 3人参与	katherine_he 2023-2-1 11:20	4 503	katherine_he 2023-2-1 16:43
Cadence allegro 如何制作带椭圆形槽孔的封装或焊盘 4人参与	风吹过后 2023-2-1 09:48	5 606	這侽孓譙悴丶 2023-2-1 15:33
16.6走線一段時間紅燈恆亮,操作變慢 4人参与	jet2001 2023-1-30 11:52	5 580	db-_- 2023-2-1 13:40
添加页面连接符的参考页的时候出现如下警告 2人参与	lili_qq 2023-2-1 10:48	2 470	dragongfly 2023-2-1 13:22
遇到Minimum Blind/Buried Via Stagger Distance问题 6人参与	daxueseng 2021-9-29 20:22	6 5077	kilbird 2023-2-1 11:07
orcad属性的编码方式，中文乱码问题 7人参与	soswelcome 2019-7-17 08:59	11 8352	tgwfcc 2023-2-1 10:46
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cadence16.6打开cadence17.4文件 6人参与	lili_qq 2023-1-31 10:30	6 900	小耳朵图图 2023-2-1 00:32
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allegro导入网表问题 4人参与	风吹过后 2023-1-31 09:38	4 351	利涉大川 2023-1-31 17:38
allegro不管是新建还是保存的文件都会带个锁的图标怎么去掉？ 2人参与	心旅途 2022-10-31 17:26	2 502	LLJ760809 2023-1-31 17:12
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只对via设置了背钻，没有对via所在的net设置背钻属性，跑不出背钻，是正常的吗？ 3人参与	leoyin 2023-1-20 15:32	3 534	whitehorse 2023-1-30 17:28
Orcad 如何锁定元件属性？除了位号，其它都不能修改 3人参与	风吹过后 2023-1-30 09:39	3 1047	huishowhui 2023-1-30 16:48
在pcb的bottom面，via做landless和做背钻，那种方式对电气性能的保障更优呢？有高... 5人参与	leoyin 2023-1-15 18:23	6 858	aarom 2023-1-30 15:13
请问如何做夹板器件的封装 3人参与	iliketolearn 2023-1-11 06:33	6 486	夏目0125 2023-1-30 14:33
SOLIDWORKS 画的3D模型怎样导入到AD18里边 4人参与	lili_qq 2023-1-30 10:33	7 385	架海梁心 2023-1-30 13:36
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PCB设计大赛6号作品-------分享电源完整性及电源区分（路过的认准6号投） 16人参与 ...2	musejianghui@16 2019-12-11 01:10	15 1826	吴886 2023-1-29 17:58
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