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route keepin设置 3人参与	jccj_wan 2022-5-9 09:48	5 881	db-_- 2023-3-7 18:12
16.6破解完后，打开PCB Editor报错，如图所示。求助 5人参与	lili_qq 2023-3-6 14:44	4 670	kewin_wang 2023-3-6 21:50
place_BOUND_TOP的网格怎么看不到了 5人参与	风吹过后 2023-3-6 13:51	5 690	架海梁心 2023-3-6 16:03
Power电路布板求教 6人参与	lili_qq 2023-3-2 14:36	6 629	cary_wang 2023-3-6 13:19
急急急小第求将附件allegro转AD文件 2人参与	小小菜 2023-3-3 18:29	2 585	這侽孓譙悴丶 2023-3-6 13:00
那条线和过孔短路了但不报错 1人参与	kanghua704 2023-3-3 20:01	1 637	dzkcool 2023-3-6 10:39
如何将ORCAD的原理图位号进行修改之后，导入PCB? 4人参与	lili_qq 2023-3-1 14:49	5 445	cary_wang 2023-3-6 10:01
关于17.2版本抓取网络飞线Net Schedule 界面不能放大缩小是因为什么 1人参与	mlde 2023-3-4 10:27	1 467	db-_- 2023-3-5 13:18
那位大侠能下载linux版本下cadence Allegro 22.1啊？ 4人参与	xinshangqiu1986 2023-3-1 11:42	3 768	金志峰 2023-3-4 22:58
ALLEGRO17.4不同层间盲埋孔报错 3人参与	a1173655373 2023-3-1 17:18	3 1181	hn_cad_cwf 2023-3-4 08:00
问allegro删除死铜后，原来有死铜的位置怎么再重新铺铜 4人参与	风吹过后 2023-3-3 13:41	4 569	VIC56 2023-3-3 15:10
请问cadence HDL创建元件时引脚间隔多大比较合适 3人参与	lili_qq 2023-3-3 14:18	3 352	big_gun 2023-3-3 14:50
我安装的allegro 16.6 为什么没有 CAD Translators 1人参与	伯牙琴 2023-3-2 22:57	1 496	Ele_insect 2023-3-3 14:34
全接焊盘改成花焊盘没有成功。 1人参与	panhaojie 2023-3-2 21:09	1 464	will0104 2023-3-3 14:09
输出gerber,老是出现有如图所示的告警 4人参与	panhaojie 2023-3-1 21:14	4 1294	leese2002 2023-3-3 00:06
pspice仿真射频功率放大电路中，方波通过LC谐振选频未变成正弦波的问题 2人参与	风吹过后 2023-3-2 13:50	2 429	jack_are 2023-3-2 16:13
allegro更新单个铜皮命令update shape设置快捷键怎么不起作用呢 3人参与	Devin-G 2023-3-2 09:20	5 967	dzkcool 2023-3-2 11:28
关于Capture原理图网络名显示的问题 3人参与	Andromedanalog 2023-2-27 15:25	4 648	Andromedanalog 2023-3-2 10:27
allegro16.6: logo放在bottom层，需要反着放吗？ 4人参与	panhaojie 2023-3-1 19:49	4 498	th2010-gc01 2023-3-2 09:26
CIS新建project第一个Mixed AD出现问题 2人参与	风吹过后 2023-3-1 13:55	2 446	Maskman 2023-3-1 17:00
埋孔孔铜厚度标准 2人参与	tusili2022 2023-3-1 11:02	3 485	dzkcool 2023-3-1 15:07
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国产FPGA原理图和PCB库 2人参与 - [阅读权限 20]	lihongfei_sky 2023-2-28 09:01	2 78	lihongfei_sky 2023-3-1 08:53