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vhdl的问题？process(a, b, c) begin… end process; 2人参与	dragongfly 2022-10-12 09:44	2 146	Terran 2022-10-12 14:32
MAXPLUS II 在时间分析时提示错误！！ 2人参与	STGing 2022-10-12 10:34	2 160	big_gun 2022-10-12 14:26
怎么把100多MHz的频率信号转换成数字信号，然后通过单片机或FPGA板后显示出来？？？ 2人参与	R_myself 2022-10-12 11:05	2 183	purpose_857 2022-10-12 13:23
基于DSP+FPGA架构的在线棉结检测装置 2人参与	A-Lin 2019-8-13 09:40	2 304	雷北城 2022-10-11 17:36
基于FPGA和SRAM的数控振荡器的设计 2人参与	A-Lin 2019-8-15 13:24	2 310	雷北城 2022-10-11 17:35
fpga 外部IO口可以作为外部时钟的输入吗？？？ 2人参与	fuu65iwi 2022-10-11 16:16	2 174	purpose_857 2022-10-11 17:26
怎样在cpld中实现fir滤波？ 1人参与	Roof0102 2022-10-11 15:45	1 190	choose521 2022-10-11 17:21
FPGA中分频问题。想把50MHZ分频到1HZ。应该怎么实现？请问DCM分频是怎么分频？它和... 2人参与	duhe3hfu 2022-10-11 14:14	2 166	dream123 2022-10-11 15:15
为什么CPLD延迟特性可预测? 3人参与	T_Ching 2022-10-11 11:12	3 236	Jame33 2022-10-11 14:41
Altera_Cpld控制sdram的控制接口问题？ 3人参与	dragongfly 2022-10-11 09:59	3 202	niubility 2022-10-11 14:35
max7000系列只允许有两个输出使能信号，在设计中却存在三个？ 2人参与	STGing 2022-10-11 10:47	2 184	风吹过后 2022-10-11 14:33
CPLD如何实现与FPGA的接口电路？ 2人参与	chanfu 2022-10-10 14:50	2 191	Memory00 2022-10-10 15:38
FPGA设计验证关键要点 3人参与	STGing 2022-10-10 11:17	3 174	jack_are 2022-10-10 15:10
EP2C8Q208C8 谁知道这个FPGA芯片内有多少门级电路？ 2人参与	elephant_ 2022-10-10 13:59	2 173	li205212021 2022-10-10 15:06
如何有效地管理FPGA设计中的时序问题 2人参与	dragongfly 2022-10-10 10:38	2 162	zhi_hui_zhou 2022-10-10 15:06
在CPLD程序设计中怎么产生一个时钟信号？ 3人参与	fanA 2022-10-10 10:58	3 157	MrL1 2022-10-10 13:53
怎么通过以太网往FPGA的配置芯片EPCS16里烧写代码？ 2人参与	whatever_ 2022-10-10 11:15	2 159	duhe3hfu 2022-10-10 13:29
FPGA的高速图像采集系统的研究与设计 3人参与	Taio 2019-9-26 09:00	4 328	瞪郜望源_21 2022-10-10 11:54
基于FPGA的直接数字频率合成技术设计 4人参与	Taio 2019-7-26 09:46	4 323	瞪郜望源_21 2022-10-10 11:53
FPGA的HDMI视频流图像处理的系统设计 4人参与	Taio 2019-10-8 09:59	4 316	瞪郜望源_21 2022-10-10 11:52
EPCS64 fpga 配置芯片是fpga专用么？？只能通过fpga写入数据么？？可用作通用存储... 3人参与	qian211111 2022-10-9 15:32	3 195	hfiwioq 2022-10-9 18:22
基于FPGA的全方位视觉图像畸变校正 2人参与	Taio 2019-9-25 09:55	2 447	雷北城 2022-10-9 18:20
基于ARM和FPGA的便携式图像采集系统若干问题的研究 2人参与	Zedd 2019-9-27 10:19	2 270	雷北城 2022-10-9 18:19
请教一下关于CPLD和FIFO的问题 2人参与	BGo 2022-10-9 16:04	2 184	choose521 2022-10-9 16:49
如何使CPLD引脚输出高阻状态？ 3人参与	T_Ching 2022-10-9 11:30	3 233	lahhse 2022-10-9 14:58