MAXPLUS II 在时间分析时提示错误！！

STGing · 发表于 2022-10-12 10:34

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在设计最初, 由于没有将时钟信号定义在全局时钟引脚上, 导致MAXPLUS II 在时间分析时提示错误：（时钟偏斜加上信号延迟时间超过输入信号建立时间）。全局时钟引脚的时钟信号到各个触发器的延时最小，有没有可能通过编译软件设置，将普通I/O脚上的时钟信号，也经过芯片内部的快速通道，以最小的延迟，送到每个触发器时钟引脚？

风吹过后 · 发表于 2022-10-12 13:21

可以寄存这个信号，并将它指定为全局信号。
步骤如下：指定—>逻辑选项—>个别逻辑选项—>全局信号。但是, 最好通过专用输入引脚输入时钟信号。

big_gun · 发表于 2022-10-12 14:26

仿真的时候，选择了Check Output s选项会导致波形变成红色，记着不要勾选这个选项！

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