max7000系列只允许有两个输出使能信号，在设计中却存在三个？

STGing · 发表于 2022-10-11 10:47

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在max7000系列中，只允许有两个输出使能信号，可在设计中却存在三个，每次编译时出现“device need too many [3/2] output enable signal”。

如果不更换器件（使用的是max7064lc68）。如何解决这个问题？

zhi_hui_zhou · 发表于 2022-10-11 13:06

这两个独特的输出，使能中每个都可能控制大量三相信号。
例如, 可能有16个双向I/O引脚。每个引脚需要一个输出使能信号，如果将这些信号一起分组到一个16位总线，就可以使用一个输出使能控制所有信号，而不用每个信号一个输出使能。

风吹过后 · 发表于 2022-10-11 14:33

逻辑电路由于电路中延时时间不一致导致信号到达时间不一致叫做竞争。由于竞争在逻辑电路中产生的毛刺叫做冒险。
这个接口可以一对多，同时控制很多个接口！！

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