fpga 外部IO口可以作为外部时钟的输入吗？？？

fuu65iwi · 发表于 2022-10-11 16:16

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FPGA 外部IO口可以作为外部时钟的输入吗？？？为什么我一个IO口作为时钟输入，另外一个IO口作为输出，输出总是二分频呢？？？？？

nocturne · 发表于 2022-10-11 17:21

我也前也遇到过这样的问题，很费解，最好是把时钟接到时钟管脚上，或者外部加上驱动芯片把信号整形，这是信号时钟不是很好（边沿不是很清晰）造成的。

purpose_857 · 发表于 2022-10-11 17:26

阻塞赋值q<=clk 这样写是没用的！如果要这样赋值可以直接用等号，或者直接用线连起来。如 assign q=clk; 还有你用的哪个FPGA芯片？不同芯片驱动能力不一样

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