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求助关于FPGA下载程序后引脚电平问题！ 2人参与	we_happiness 2022-10-28 13:53	2 395	li205212021 2022-10-28 15:04
为了保证设计可靠性, 需要重点关注哪些方面？ 2人参与	STGing 2022-10-28 10:26	2 205	zhi_hui_zhou 2022-10-28 13:18
FPGA加密可以擦除吗？要怎样擦除呢？ 2人参与	nocturne 2022-10-28 10:02	2 205	purpose_857 2022-10-28 13:17
完美时序-时钟产生和分发设计指南 PDF版 9人参与	A-Lin 2019-3-1 07:00	9 801	瞪郜望源_21 2022-10-28 12:03
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卷积函数的FPGA实现-------编写卷积IPcore的BRAM实现 2人参与	uperrua 2019-5-15 09:58	2 496	雷北城 2022-10-27 17:47
用FPGA实现MTCNN公交人头检测 2人参与	ulppknot 2019-5-15 15:46	2 543	雷北城 2022-10-27 17:43
Altera FPGA中NC引脚如何连接? 2人参与	Roof0102 2022-10-27 14:13	2 236	lahhse 2022-10-27 17:17
如何在FPGA的引脚接入高电平信号'1‘？ 2人参与	whatever_ 2022-10-27 14:00	2 200	li205212021 2022-10-27 14:57
Altera 公司对芯片热设计有哪些资料和工具？ 2人参与	dragongfly 2022-10-27 10:23	2 165	big_gun 2022-10-27 13:39
如何在设计前期分析芯片的功耗？ 2人参与	STGing 2022-10-27 10:45	2 206	tick_tock 2022-10-27 13:37
请问如何用Verilog HDL语言实现以下要求的RS485通信？ 3人参与	T_Ching 2022-10-27 10:50	3 220	Jame33 2022-10-27 13:23
FPGA jtag烧写概率失败原因是什么？ 2人参与	aid4her 2022-10-27 11:18	2 168	fuu65iwi 2022-10-27 13:20
FPGA通过串口得到数据得到数据后再进行加密无法得到加密结果的信号？ 2人参与	lili_qq 2022-10-26 16:26	2 180	Getaway 2022-10-26 18:40
FPGA内部信号赋为高阻态对板子输出结果有影响吗？ 3人参与	fanA 2022-10-26 11:30	3 175	lahhse 2022-10-26 15:31
如何在FPGA的引脚接入高电平信号'1‘？ 2人参与	dream123 2022-10-26 13:57	2 197	unfaithful2021 2022-10-26 15:03
模块的Synthesis Style为 FAST 是否一定比不设定（NONE）要节省 LC 资源？ 2人参与	STGing 2022-10-26 10:28	2 183	Dollche 2022-10-26 14:09
MAXPLUSII 或 QUARTUS编译，网表延时是否一样？ 2人参与	dragongfly 2022-10-26 09:40	2 197	Maskman 2022-10-26 14:05
CPLD未配置时的引脚状态是？ 3人参与	duhe3hfu 2022-10-26 11:18	3 228	aid4her 2022-10-26 13:25
SDRAM文件结构存储控制的FPGA实现 3人参与	Taio 2019-7-10 09:02	3 296	雷北城 2022-10-25 17:47
基于至简设计法实现的PWM调制verilog 2人参与	huanhuaneda 2018-8-2 09:03	2 422	雷北城 2022-10-25 17:46
如何开始做可编程逻辑设计的架构？ 3人参与	T_Ching 2022-10-25 13:55	3 188	choose521 2022-10-25 15:56
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JTAG和EPC2，一个通道工作时, 另一个通道的存在，是否会影响到配置过程的正常进行呢？ 2人参与	dragongfly 2022-10-25 10:20	2 182	Dollche 2022-10-25 14:50