FPGA内部信号赋为高阻态对板子输出结果有影响吗？

fanA · 发表于 2022-10-26 11:30

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由于功能的要求，子模块内部部分信号需赋初值（或最后拉高）为高阻态，现在quartus2给出警告Warning (13046): Tri-state node(s) do not directly drive top-level pin(s)。可以忽略吗？会不会影响最终结果

Memory00 · 发表于 2022-10-26 13:18

你的想法没有问题，但是实际工程目前有问题。
现在的警告是你的三态信号并未对应top的具体管脚，也就是说top管脚还是默认的状态（上拉/下拉）。
对于测试应用，可以直接赋值为z对应高阻态测试。

on1e · 发表于 2022-10-26 15:13

通常情况下，对某一个模块module而言，inout信号的三态类型包含01z三种情况。

lahhse · 发表于 2022-10-26 15:31

建议先针对各个模块仿真验证。仿真没有问题再上板调试。串口模块的时钟处理好像有问题

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