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请问用EP3C5E144C8N做一个分频器，他能输入的最大频率是多少呢？ 2人参与	qian211111 2023-2-20 11:13	2 134	duhe3hfu 2023-2-20 13:13
用FPGA自带的锁相环(PLL)配置两个时钟是出问题了，求解答？？？？？ 3人参与	replace 2023-2-17 15:10	3 245	whatever_ 2023-2-17 16:37
基于FPGA的ARM SoC原型验证平台设计 3人参与	Taio 2019-8-6 09:41	3 324	sunshan 2023-2-17 15:51
集成电路设计的表达方式有哪几种？ 2人参与	dragongfly 2023-2-17 09:54	2 187	tick_tock 2023-2-17 13:13
大家对集成电路工艺的有哪些认识？fpga设计 2人参与	STGing 2023-2-17 10:18	2 153	niubility 2023-2-17 11:20
Quartus prime 18.0标准版安装和破解过程说明 1人参与	FPGA技术江湖 2023-2-16 17:42	1 572	niubility 2023-2-16 17:53
用VERILOG或VHDL写一段代码，实现10进制计数 2人参与	STGing 2023-2-16 10:49	2 179	tick_tock 2023-2-16 16:23
单相锁相环的FPGA实现及在SVC中的应用 2人参与	A-Lin 2019-8-27 13:53	2 288	随风浪话321 2023-2-16 15:05
用verilog实现出DFF的结构图 2人参与	dragongfly 2023-2-16 09:48	2 171	Terran 2023-2-16 13:30
FPGA零基础学习：数字电路中的数字表示 1人参与	FPGA技术江湖 2023-2-15 17:01	1 141	Joejoe1 2023-2-15 19:09
如何把一个已经数到9的计数器再次作为起点 3人参与	R_myself 2023-2-15 14:35	3 172	someone 2023-2-15 15:45
FAN-OUT 警告怎样用编程的方法避免？ 2人参与	fuu65iwi 2023-2-15 11:15	2 217	nocturne 2023-2-15 13:26
异步时序逻辑电路中，时钟信号方程组常包含有CLK，那clk的值是多少该怎样知晓呢？ 2人参与	dream123 2023-2-14 16:00	2 202	elephant_ 2023-2-14 17:20
通信疑问 3人参与	someone 2023-2-14 11:22	3 179	hfiwioq 2023-2-14 13:30
FPGA零基础学习：理解数字信号和模拟信号 1人参与	FPGA技术江湖 2023-2-13 18:36	1 235	Storm_change 2023-2-13 19:00
FPGA通过USB与PC通信的解决方案 3人参与	replace 2023-2-13 14:24	3 181	whatever_ 2023-2-13 15:40
有源滤波器和无源滤波器的区别 3人参与	dragongfly 2023-2-13 10:04	3 206	zhi_hui_zhou 2023-2-13 13:56
在fpga用逻辑门画出D触发器。 2人参与	STGing 2023-2-13 10:27	2 185	tick_tock 2023-2-13 13:31
时钟开启信号CLK_EN#，让人越看越糊涂？？ 3人参与	purpose_857 2023-2-13 11:12	3 167	duhe3hfu 2023-2-13 13:31
USB2.0芯片手册 10人参与	Taio 2019-1-24 08:30	10 579	觅路人 2023-2-11 21:07
cpld的时钟信号需要从外部输入吗? 2人参与	elephant_ 2023-2-10 13:49	2 170	I_believe 2023-2-10 15:21
CPLD 坏了怎样维修 3人参与	fuu65iwi 2023-2-10 11:11	3 278	nocturne 2023-2-10 13:20
ALTERA V5开发板可用PCIe例程——PCIe_Lab 9人参与	Taio 2019-5-10 11:43	9 711	小耳朵图图 2023-2-9 21:52
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