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有源滤波器和无源滤波器的区别 3人参与	dragongfly 2023-2-13 10:04	3 215	zhi_hui_zhou 2023-2-13 13:56
在fpga用逻辑门画出D触发器。 2人参与	STGing 2023-2-13 10:27	2 195	tick_tock 2023-2-13 13:31
时钟开启信号CLK_EN#，让人越看越糊涂？？ 3人参与	purpose_857 2023-2-13 11:12	3 176	duhe3hfu 2023-2-13 13:31
USB2.0芯片手册 10人参与	Taio 2019-1-24 08:30	10 605	觅路人 2023-2-11 21:07
cpld的时钟信号需要从外部输入吗? 2人参与	elephant_ 2023-2-10 13:49	2 183	I_believe 2023-2-10 15:21
CPLD 坏了怎样维修 3人参与	fuu65iwi 2023-2-10 11:11	3 294	nocturne 2023-2-10 13:20
ALTERA V5开发板可用PCIe例程——PCIe_Lab 9人参与	Taio 2019-5-10 11:43	9 725	小耳朵图图 2023-2-9 21:52
轻松搞定FPGA之电阻触摸屏串口数据读取 8人参与	Ferrya 2019-5-6 08:00	9 751	那时丶年少 2023-2-9 16:38
输入到CPLD的时钟信号有什么作用 3人参与	whatever_ 2023-2-9 13:48	3 235	we_happiness 2023-2-9 15:34
FPGA_CPLD数字电路设计 8人参与	Allevi 2019-1-11 07:30	8 959	瞪郜望源_21 2023-2-9 15:32
基于FPGA的PPM系统设计与实现 5人参与	A-Lin 2019-7-17 09:22	5 362	瞪郜望源_21 2023-2-9 15:31
反馈电路的概念是什么，有什么样的应用？ 3人参与	STGing 2023-2-9 10:37	3 284	big_gun 2023-2-9 14:09
FPGA实现三分频电路，3/2分频电路等 3人参与	dragongfly 2023-2-9 10:09	3 615	jack_are 2023-2-9 13:45
数码管的静态显示：为什么数码管到零后就消失了，不能循环 4人参与	nocturne 2023-2-9 11:25	4 205	replace 2023-2-9 13:32
PC机通过PCIE向FPGA传输数据的问题 2人参与	I_believe 2023-2-8 15:56	2 133	lrene 2023-2-8 17:10
ASIC设计流程中什么时候修正 3人参与	STGing 2023-2-8 10:24	3 295	jack_are 2023-2-8 14:06
SRAM,FALSH MEMORY,DRAM，SSRAM及SDRAM有什么区别? 3人参与	dragongfly 2023-2-8 10:02	3 210	架海梁心 2023-2-8 14:04
cpld芯片问题？？？ 2人参与	unfaithful2021 2023-2-8 11:06	2 157	R_myself 2023-2-8 13:18
modelsim仿真和下载到FPGA实际效果一致吗? 2人参与	Nain 2023-2-7 15:55	2 166	unfaithful2021 2023-2-7 16:46
CPLD是并行计算的吗？ 2人参与	someone 2023-2-7 13:44	2 192	elephant_ 2023-2-7 15:02
用Verilog或VHDL写一段代码,实现消除一个glitch（毛刺） 3人参与	STGing 2023-2-7 10:26	3 207	jack_are 2023-2-7 13:32
除FPGA，还有哪些可编程逻辑器件？ 2人参与	dragongfly 2023-2-7 09:58	2 214	niubility 2023-2-7 13:07
12位编码器与FPGA采用rs232通信 2人参与	purpose_857 2023-2-6 13:56	2 250	aid4her 2023-2-6 15:23
怎么用与非门等设计出全加法器？ 2人参与	dragongfly 2023-2-6 10:20	2 460	架海梁心 2023-2-6 13:55
设计一个可预置初值的7进制循环计数器,15进制的也可以 2人参与	STGing 2023-2-6 10:44	2 219	zhi_hui_zhou 2023-2-6 13:47