用Verilog或VHDL写一段代码,实现消除一个glitch（毛刺）

STGing

用Verilog或VHDL写一段代码,实现消除一个glitch（毛刺）

Crash

消除毛刺的方法，就是防止亚稳态的措施（例如降低时钟频率，用更快的触发器FF），因为毛刺可能会导致亚稳态

niubility

最好采用同步器的方式，将传输过来的信号经过两级触发器就可以消除毛刺。但这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除，只能尽量降低毛刺的影响。

jack_are

module    glitch(
- u1 d0 R0 j3 D: v; `3 I input      clk,
5 o0 O0 ^8 y; \# f input      rst_n,
input      data,
! g% l, x* [: ^( C4 p output reg value_d);
: Z7 d# m1 C6 Y7 t6 l7 `4 \
  A  w  c* L% h# i8 h" D, C/ h" Zreg  data_t0  ;

always @(posedge clk or negedge rst_n) begin
   if(!rst_n) begin
1 |0 G; w" e* I. F9 e7 u      data_t0  <= 1'b0;
& x  p6 c! A. P7 S      value_d  <= 1'b0;
     end
: {! G( k* S! K  U/ F$ n   else begin
" [3 m- o- L& ~2 n; F- V      data_t0  <= data   ;
      value_d  <= data_t0;
     end
. i) z* v; T; B3 ~- ^end

endmodule