用Verilog或VHDL写一段代码,实现消除一个glitch（毛刺）

STGing

用Verilog或VHDL写一段代码,实现消除一个glitch（毛刺）

Crash

消除毛刺的方法，就是防止亚稳态的措施（例如降低时钟频率，用更快的触发器FF），因为毛刺可能会导致亚稳态

niubility

最好采用同步器的方式，将传输过来的信号经过两级触发器就可以消除毛刺。但这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除，只能尽量降低毛刺的影响。

jack_are

module    glitch(
input      clk,
input      rst_n,
input      data,
7 [$ B0 \% A# h) K9 K output reg value_d);

4 d+ u- a7 @. y5 D& N4 `  ?, s2 mreg  data_t0  ;

: ^# [1 x5 S* @2 W  balways @(posedge clk or negedge rst_n) begin
   if(!rst_n) begin
1 B% z8 |- O$ q. d      data_t0  <= 1'b0;
      value_d  <= 1'b0;
     end
   else begin
9 g: I, p/ j  ]$ k& U      data_t0  <= data   ;
      value_d  <= data_t0;
     end
. X9 U* `: J9 b; cend
( `/ B$ Y9 P7 o6 `/ I8 t4 x, {
endmodule