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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 在fpga用逻辑门画出D触发器。
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在fpga用逻辑门画出D触发器。

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STGing

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1#
发表于 2023-2-13 10:27 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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在FPGA用逻辑门画出D触发器。. @1 J) m4 \1 x2 Y6 E: |9 A

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名字好听吗

该用户从未签到
2#
发表于 2023-2-13 11:12 | 只看该作者
本帖最后由 名字好听吗 于 2023-2-13 11:13 编辑
: l$ y. N4 ]) t- Q# q) U* y
3 v2 q- q4 c5 v; g电平触发的D触发器（D锁存器）(在SR触发器的基础之上，将SR两端用D改进）
/ b& t& G$ U/ s, _" K+ P) v& y: y 0 t7 O) d4 j. \% F/ |

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tick_tock

该用户从未签到
3#
发表于 2023-2-13 13:31 | 只看该作者
本帖最后由 tick_tock 于 2023-2-13 13:36 编辑 % s. L; Q- {/ h) z/ R1 \7 u7 H
3 [( J$ v0 @5 H8 `
边沿触发的D触发器，有两个D锁存器构成（CMOS主从D触发器）
% Q- H1 a! x, ^3 F5 a! k * ]! y' F' F7 u1 G

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