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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 在fpga用逻辑门画出D触发器。
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在fpga用逻辑门画出D触发器。

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STGing

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1#
发表于 2023-2-13 10:27 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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在FPGA用逻辑门画出D触发器。
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名字好听吗

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2#
发表于 2023-2-13 11:12 | 只看该作者
本帖最后由 名字好听吗 于 2023-2-13 11:13 编辑 # J" p- ]! h' t, L" n/ ^6 c2 q
9 U6 E* v, F8 Y6 N( g
电平触发的D触发器（D锁存器）(在SR触发器的基础之上，将SR两端用D改进）
5 P) |; L0 u* S1 h$ B, K" [
2 Y3 p0 c, p4 e5 ]: K' S6 d# O, c

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tick_tock

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3#
发表于 2023-2-13 13:31 | 只看该作者
本帖最后由 tick_tock 于 2023-2-13 13:36 编辑
( d" x9 D7 L/ c. Q/ Y0 V4 }) m5 ^4 j( @3 I* Q
边沿触发的D触发器，有两个D锁存器构成（CMOS主从D触发器）3 X# \3 T; Y; G

2 Z' ]. p4 u. d6 B! k+ y; y+ J6 l: _6 _# N

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