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用verilog实现出DFF的结构图

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发表于 2023-2-16 09:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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用verilog实现出DFF的结构图
: }9 Y. g- z1 V' j9 i

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2#
发表于 2023-2-16 11:10 | 只看该作者
DFF(D触发器)的结构图. z# O4 g, [5 [6 E$ @
- o" \" N' \3 A' ^5 c( {6 x8 x: O
module   DFF(9 S8 K: F. j$ u  v- A" h% W
input      clk,  S' M4 d/ y+ h& }" i2 A' L) U1 a  I
input      rst_n ,0 Y5 [: {4 g3 ~3 M7 h- _8 W
input      D,& I" x- W; n: f
output reg  q6 O! H) p0 }5 l: @2 J, J
);
  r& f+ C6 K) B) T# l( I1 r8 J" k
1 h% B7 I" \; Q2 `" w! l# S6 dalways @(posedge clk  or negedge rst_n) begin
( g5 }) T* R) @+ h/ j) i   if(!rst_n). U& X' U% U4 h5 s; L. Q
       q <= 1'b0 ;0 G- Y1 j9 x# L! [! }" U
   else
. `; H$ e4 W! |8 ]% C, h       q <= D;
- S7 _3 h! {/ f& T, y/ y7 Lend " u6 P+ _4 W! j" Q( V2 G) \
endmodule

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3#
发表于 2023-2-16 13:30 | 只看该作者
用Verilog实现一些IP核的功能,是编程电路的,可以先使用电子电路实验室软件。更加直观。
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