找回密码
 注册
关于网站域名变更的通知
查看: 185|回复: 2
打印 上一主题 下一主题

用verilog实现出DFF的结构图

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2023-2-16 09:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
用verilog实现出DFF的结构图
  M+ I. o( p& `$ w" a) U$ \

该用户从未签到

2#
发表于 2023-2-16 11:10 | 只看该作者
DFF(D触发器)的结构图
: `5 }4 C! g1 a2 \! _8 N1 v& O$ \/ M7 R4 |6 z
module   DFF(
( B& c* z: b5 B" a9 l, I input      clk,
2 F8 j+ x+ ^; h( p input      rst_n ,
* U6 K, R0 Z" r9 ^$ R3 l input      D,
4 v% R2 z, H: w. M: l output reg  q; S0 I, t- j' t' }6 x5 m- \
);
8 I. O1 g7 ?% f$ q3 d- { 3 R4 M- I4 k# ^+ U* C2 ^' r
always @(posedge clk  or negedge rst_n) begin
1 f; S. k+ X* e$ Z   if(!rst_n)5 Q  @/ _; ?7 M. ~) G' ?
       q <= 1'b0 ;
& p  T  P9 h" M3 |8 L) B- f   else 9 x4 @1 w- o: g; O& [  D+ c
       q <= D;
: j' g% M9 T; g( N4 N1 X: M3 Wend
7 s( m7 W; e9 d, jendmodule

该用户从未签到

3#
发表于 2023-2-16 13:30 | 只看该作者
用Verilog实现一些IP核的功能,是编程电路的,可以先使用电子电路实验室软件。更加直观。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-29 15:54 , Processed in 0.140625 second(s), 24 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表