《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

li_suny

yth0 发表于 2013-4-20 16:47
+ f) B( C; Y/ @, B# j% c7 A这个分两次挖就行了吧？

# Z9 t- S; M& V! i+ D这个你可以尝试一下，
; L3 {1 _0 f6 ~* q4 M- ]- I) w1 S我用的是先挖外边方框，再添内部铜皮的方法，形成这样特殊的空腔。

sexfei

li_suny 发表于 2013-4-22 10:17
' H/ ^& ^: r; y7 M* c' E; M  ^! |9 L间距一般是按照规则设置中的Pad to pad的间距，可自动放置。
: E" E! R. D0 ~! Q" e' H5 u放置在固定坐标上，这个应该无法自动处理， ...

0 r# D5 [0 z/ j比方说每边放置三列，一次放置一列，能把每一列放置在固定的坐标上吗，就像做封装时放置一列焊盘时，按一下F3键，就能输入坐标放置了！

yth0

li_suny 发表于 2013-4-22 10:30
# W- T6 ^1 K0 {5 s. w这个你可以尝试一下，
! q2 z$ V/ Y5 E8 U2 g7 N我用的是先挖外边方框，再添内部铜皮的方法，形成这样特殊的空腔。

呵呵，我试了一下，两次挖可以，我觉得主要是想挖去的那部分中间有空腔，软件被整晕了，不知道该怎么挖了，{:soso_e113:} 如果把这个图形打散，形成2个中间没有空腔的图形就可以挖了。
# ?' y( V7 a  _& E* W# [6 H


1 ?& @) h4 V# W2 h/ i2 p5 g
$ H( G1 R* b. n! ?


' o9 j! G; D+ Q- |
6 H( k8 o7 @! b

li_suny

sexfei 发表于 2013-4-22 14:09
比方说每边放置三列，一次放置一列，能把每一列放置在固定的坐标上吗，就像做封装时放置一列焊盘时，按一 ...

% A$ n- i* g/ l% h放置Bondpad(bondfinger)就像是布线一样，对坐标确实没有严格的要求，实际上打线的时候也是如此。
当然放置整齐会比较美观，我通常是设置一定的Grid或者辅助线来对准。
$ C: Q8 a; K' ]
+ r3 \5 P- ]& H) {7 B7 e% ~0 ?建库的时候放置焊盘可以输入坐标，因为焊盘对位置要求很精确，而Bondpad对此并没有要求，因为打线时是很灵活的。
所以，将Bondpad理解为布线的一部分会更加合理。

li_suny

yth0 发表于 2013-4-23 08:30
7 \+ B3 t8 o2 J5 X0 g% Y+ [呵呵，我试了一下，两次挖可以，我觉得主要是想挖去的那部分中间有空腔，软件被整晕了，不知道该怎么挖了 ...

你这个思路很好，通过两个多边形图形组成了一个中空的非多边形图形。
这种思路可以推荐给大家，谢谢！

lovelijizhi

请问在Expedition PCB 中什么时候可以用Constraint Editor System中的file>Import>Layout Template中倒入Layout Template?现在发现有块PCB中的Layout Template有点问题，想重新倒一下Template但是Import>Layout Template是灰色的，不可以用，什么情况下可以用呢？谢谢！

lovelijizhi

) I- T+ e5 `, f6 s1 n/ `
4 A4 Z4 R( L0 l大家好！下面是对369#的解释。这块PCB最开始用的是4层板的layout template，后来改成单面板，下面发现有图示错误。
Layer Range: Layer 1-4,应该是Through Via的。project文件见下面的zip。请问怎么重新倒入layout template?谢谢!

lovelijizhi

怎么没人回复？

li_suny

) a# U" m7 ~$ q' n8 L( L2 V
# x, E+ S' s& s; ^+ S. U

lovelijizhi 发表于 2013-4-27 14:15
4 s$ c/ j$ z' I5 n( N大家好！下面是对369#的解释。这块PCB最开始用的是4层板的layout template，后来改成单面板，下面发现有图示 ...

4 U! F/ `8 }$ U( @3 P
1 F3 t9 O  U; y6 |/ x“import Layout template“
功能只在开始设计原理图的时候可以用，方便原理图设计师对板层进行规划，这时候，从原理图中打开CES，可以使用此功能。
8 _, N. r9 j, s' d
而当进入PCB以后，有了确定的层叠，这个功能就变灰色了，不能再重新导入了，这时候就需要从PCB中的Setup Parameter中去更改层叠设置。
. B# N' X% k4 r2 E5 _

simhfc

在7.9.4版本里，即使在PCB里变更了层数，回到CES里，底部信息窗口显示的template仍然是最初的layer；
. |( ?+ d# u/ D6 w7 X. x* b. L
: c4 Z# z+ r! v+ T$ T比如最初采用了6 Layer template，后在PCB中增为8 Layer，打开CES，底部的Output窗口仍然显示 Layout Template: "6 Layer Template"；
3 F" F$ `+ S) i' h
虽不影响其他任何设计，但总觉得有点疙瘩，嘿嘿……

li_suny

simhfc 发表于 2013-4-28 13:48
# p+ z8 n, ^5 i; p) R& Y1 P* j3 M在7.9.4版本里，即使在PCB里变更了层数，回到CES里，底部信息窗口显示的template仍然是最初的layer；

比 ...

2 Z5 p9 \- l, J2 \' W  |这个信息是正确的！说明这个设计引用的模板（通常是在库里定义好的模板）。
" q4 O8 J/ C! o* ^% @3 I% }
$ m# q' A$ V6 g1 X4 A无论后来设计变成了什么样子，包括层数、层叠结构、外框等，但最初引用的模板是不会变的。
相当于设计最初始的状态的记录。

simhfc

4 C8 W. f2 A* Y' u9 x

li_suny 发表于 2013-4-28 13:59
这个信息是正确的！说明这个设计引用的模板（通常是在库里定义好的模板）。

# f" G% R: F' Y无论后来设计变成了什么样 ...

: ^" }6 Y$ r; w9 N/ r0 w
; @+ w0 T, G" b$ E% K" j) J* h我能理解，但PCB的Layer都已经变动了，CES里的Stackup也同步变化了，仅仅在信息显示上仍给出老模板的信息已经没有用处了，还不如显示与当前设计对应的信息；
1 w  a# Y4 Q; t
毕竟Stackup如果需要变更，在设计开始后不久、布线等工序完成之前就需要着手了，那样底层的变动，保留最初原始信息的意义不大。

li_suny

simhfc 发表于 2013-4-28 21:19
6 I0 O5 _- S9 O  T9 b我能理解，但PCB的Layer都已经变动了，CES里的Stackup也同步变化了，仅仅在信息显示上仍给出老模板的信 ...

8 h* n. H- d2 V1 y0 D这个原始信息确实意义不大，所以我从来都没注意过{:soso_e120:}

simhfc

li_suny 发表于 2013-5-2 09:47
3 X, {: V  G8 c5 n; x3 [% ?这个原始信息确实意义不大，所以我从来都没注意过

唉~~~ 自从注意到这个信息，每次开CES都忍不住去瞄一眼，成了疙瘩，强迫症啦~{:soso_e118:}

cxt668

Orcad画的原理图怎么将网表导入到EE PCB中？有没有详细的新PCB封封装库的教材？谢谢！