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楼主: jimmy
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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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691#
发表于 2011-11-24 21:24 | 只看该作者
我现在用是这种的; N9 n2 Y8 l3 p+ n9 d3 F' @/ I

未命名.jpg (7.03 KB, 下载次数: 0)

未命名.jpg

该用户从未签到

692#
发表于 2011-11-25 20:01 | 只看该作者
本帖最后由 jimmy 于 2011-12-22 14:12 编辑 5 p, ?% j. j8 B" `# G" T: |

2 G, y% i6 r3 U( Y sch pcb.zip (285.96 KB, 下载次数: 15) ,版主,我里面的logic导入layout怎么就立马会关掉layout程序,帮忙看看  ?7 h) v/ ?- j5 U

  a9 N, f% D+ A* `. i& T5 B
. Q' X( X; P) q* Ejimmy:4 U- x3 d& }# ^9 t

7 d7 J0 F/ x. ~; }! G: ]0 f我用pads9.3打开,一切正常,可以正常打开。7 B/ M1 s  ]0 m( \8 ~

5 ^1 [" B& V* j5 U1 L) e$ \, r应该是你的软件没有破解成功。附件是转成2005格式的原理图和PCB

, S1 J; Q: c* a1 ]! ~0 p0 B9 C3 B$ B! e0 `' s& z+ u5 C' }& J5 B
新建文件夹.rar (79.99 KB, 下载次数: 7)

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693#
发表于 2011-11-27 13:42 | 只看该作者
请问楼主,我刚开始学pads07,先发现原来自己做的元件有问题,导成pcb时老是出问题,出现如下提示:
+ p5 {% P- u# c0 P- DReading file --  C:\Documents and Settings\Administrator\桌面\my_RF_circuit2.asc
4 J$ [* n. [/ o' C$ t/ O- g' M% F4 nATTRIBUTE VALUES
* G6 {4 y7 F% _3 z: P; pNET GND
/ A4 `) o- n( ~3 p1 {Warning: Attribute of type description not allowed for specified object$ g9 i3 ^; `& g* ^& V
**INPUT WARNINGS FOUND**
" C; r) v( p# P$ K# c
* |6 V7 i1 j4 l  Q3 n% _7 {( U: f这一般是哪里的问题,如果将来把把元件修改好后,如何在logic中统一的大批量的更新同一类型的元件?  q; A7 y+ x/ H" [6 r
谢谢啦

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694#
发表于 2011-11-27 16:26 | 只看该作者
楼主,我的问题已经解决了,自己总结的如下,不知道对不对:: k4 \6 ?7 @# D# T
1、pads中只能对part添加描述attribute,不能对net添加描述(一个芯片的引脚需要通过77欧姆的微带线接地,我之前对引脚和地之间的连线添加了attribute,就报错了,后来删除之后就好了);0 F; ?8 H9 x: {. p2 s1 W
2、自己画的电容元件,在做元件的时候,在part information for part对话框的pins选项卡中的的type,把两个引脚均选择了source类型,后来在原理图中,需要电容接地的地方(如电源滤波),pads认为source和GND直接相连了,就报warning。后来把两个引脚source类型改选成了undefined之后,warning就消失了。
+ G% F8 o2 _* [4 u; [6 T( D应该是以上的原因了,呵呵,自己是个新菜鸟,以后还多向楼主请教

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jimmy + 10 很给力!

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该用户从未签到

695#
发表于 2011-11-28 15:03 | 只看该作者
jimmy,你好!
) O4 w3 c' N6 r+ X1 p, C7 A想请问下您有没碰过这种情况,就是新建封装中不是有个decal wizard,打开这个窗口,正常来说应该是全部显示,但是现在出现整个窗口无法全部显示的情况。(过大,无法拖动显示窗口)调整了电脑的分辨率也不行。

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696#
发表于 2011-12-1 13:58 | 只看该作者
江峰 发表于 2011-11-25 20:01
' ~! Y$ x4 f3 f: O' f4 l,版主,我里面的logic导入layout怎么就立马会关掉layout程序,帮忙看看

* c4 A' ^2 m) Q) B0 e6 }+ j; R9.3版本导入网表,LAYOUT正常;建议你先把原理图导出TXT格式,关闭软件,再打开软件,重新导入到原理图里再导入PCB试试!

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697#
发表于 2011-12-2 14:50 | 只看该作者
请问pads里面的flood与hatch有什么区别!!

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698#
 楼主| 发表于 2011-12-2 15:03 | 只看该作者
For_a_better 发表于 2011-12-2 14:50
% p) c* f  G" Z请问pads里面的flood与hatch有什么区别!!
7 r( c! u0 ^' ]

# w; R& ?* j0 x1 U& T9 f- B0 M$ t4 n& n; G3 S3 K+ l+ m
1

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699#
发表于 2011-12-5 15:57 | 只看该作者
楼主,在POWERPCB导ECO进去,当封装改变时,有没有办法不删掉走线.

点评

如果网络名被改变了,有可能走线就会被删掉.  发表于 2011-12-5 17:24

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700#
发表于 2011-12-7 14:41 | 只看该作者
在SCH与PCB比较中出现如下信息:PCB Net List Errors Report - led-2.sch - Wed Dec 07 14:41:54 2011, h# Q/ _5 @6 L  D$ L
------------------------------------------------------------------5 \! }" g% D: [! @3 H3 r; O
Design to Library Part Consistency Check1 W7 |( |/ l" ], f
----------------------------------------- b& }. Z) T/ h3 j$ O6 n
No Library consistency checking errors.% x3 h. W( X# q5 i( B7 W

6 M4 N. G) ?8 S4 }4 w$ O& M/ B$ |* hSingle/Zero Pin Net Warnings" z$ ~- U$ p/ f' ^  p# d
----------------------------
# B& Z$ _6 ~6 ^& K" |/ h8 h3 ?Net $$$2 has less than two pins in PCB net list file., O* z' o3 ~5 |+ |
" m% P- |5 D  |- E7 F! D
Schematic Connectivity Errors
" K; x( e, n* K, `- ]1 S-----------------------------$ d5 F7 W, z5 A# W$ p
No connectivity errors or warnings.- A+ l5 u2 X8 M' s
****************************************
' E$ G7 q- f  p6 x- pUNMATCHED NET PINS IN Schematic8 ?0 t  s4 Q9 n! ~  X- w/ D
-------------------------------/ p9 {# {; ^( }) W9 `
$$$10827            C11.1        2 Q* d4 Q3 E) u; ~
$$$2                R37.1        " _; _6 m" w5 ^3 T: [
GND-2               C11.2        0 |; B4 ?% s( A! B
; p5 N7 M) @7 D4 k* P4 O9 V) a0 D
UNMATCHED NET PINS IN PCB
2 G5 I9 E, v- p0 E, k0 P( w3 S+ U-------------------------
( k# R  F2 |2 ~6 U+ p. ^3 w2 X/ i, z$$$10827            C11.2        - S! H7 Y9 t  N
$$$2                R37.1        R7.3        
- p1 r9 R2 y& RGND-2               C11.1        R7.2        
6 |( ^# h" \% A3 U检查PCB与原理图中连接相同,但为何会这样报错? 9 V: ]* q) P1 x3 I

点评

你用了ECO命令手工更改过PCB.so.... 你在原理图中进行一次eco to pcb就OK了  发表于 2011-12-7 17:04

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701#
发表于 2011-12-8 08:43 | 只看该作者
如风 发表于 2011-12-7 14:41 3 K! C4 w- a  f% K
在SCH与PCB比较中出现如下信息:PCB Net List Errors Report - led-2.sch - Wed Dec 07 14:41:54 2011) f- b: N* W3 P7 D6 `
--- ...

7 X- r5 H3 L- W, l% \呵呵,确实如此,只是以前两边同时改再比较就没问题,但这次例外。因为在PCB中个别封装做过修正所以不敢ECO。

点评

将PCB中改过的封装名加个后缀,在原理图中将分配的相应封装也改成跟PCB封装名(加了后缀)的一样就行了  发表于 2011-12-8 11:04

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702#
发表于 2011-12-9 10:57 | 只看该作者
如风 发表于 2011-12-8 08:43
3 a% b& A) c% T- B- u* o0 C呵呵,确实如此,只是以前两边同时改再比较就没问题,但这次例外。因为在PCB中个别封装做过修正所以不敢E ...
, m# Z+ S# V4 R1 N
试过了,但还是那两个脚有问题,R37(在SCH、PCB比较时总是显示出网络名,但明明都是一样的)、VR1(在SCH、PCB比较时总是说两个脚失去)、Q2第2脚(PCB安全检查总出错找不到原因)我添附请帮忙看看出错原因?

001.zip

217.55 KB, 阅读权限: 50, 下载次数: 0, 下载积分: 威望 -5

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703#
发表于 2011-12-9 11:13 | 只看该作者
jing 发表于 2011-11-17 09:22
7 z- b' G/ `2 _; j/ j/ M[attach]46133    不知道这个附件你能看到不    就是铺垌上的字的笔画部分是镂空的   

  r, b0 C8 z1 i/ E铺铜上的字是缕空的?要做成这种效果有两种方法,1.单独做一层 ROUTING CUT层,导出时特别提示为走线层割开,并在发GEB时提示板厂将之做出来。目前我遇到的是日资厂一般会有这种要求,不仅要求有走线CUT层,还要求丝印也要有CUT层,曾做一个假三层板(双面板+一层碳油),最后做出来输出近10多层资料。2.还有一种方法就是用小画家,将文字镂空变成线断,用BMP2ASC.EXE程序再导入走线层,这样也可以做出来。只是缺点是这样做出的PCB文件会很大。因为是线段填充的。

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704#
发表于 2011-12-9 16:51 | 只看该作者
LZ,我在走线走到一半,不小心点了Verify Design...屏幕上出现很多出错的圈圈标示,,要怎么才能去掉这个标示。

点评

打开Verify Design检查工具,选择Clera Errors清除错误标示。  发表于 2011-12-23 13:04

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705#
发表于 2011-12-11 16:46 | 只看该作者
从这里学到很多东西啊
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