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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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1#
发表于 2008-9-22 21:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-9-9 11:44 编辑
) t# |& O! f' T6 r4 B" N  B; E$ D. T! y/ e  E
大家一起学pads!9 N* [/ S% Y' V% w; N6 M5 b/ a
! a7 |, o/ }1 L" J2 y: ^. l) W
互相学习,取长补短!% a  I8 x* ]0 M1 j1 g% Q: @
, D/ F1 w' `6 Q" z+ N2 ?
大家对PADS软件使用有不明白的地方或有什么心得体会,
: r. J4 D' y  ~
6 b" P$ Q& H0 u+ z$ M* |, G- L2 {( x9 U本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)

3 l5 e  }( p# H3 K9 A) a) O9 g% L) U/ p' T2 Z: g8 t+ W  I

/ C0 T( a$ J4 y: i5 `欢迎跟贴!有问必答!0 b- P/ ?5 `) S

8 S1 Y7 q" ?' Z7 g6 ^+ Z
# Z* [! Q! s# v; `
) O9 M- p% Z* S
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]0 h  ~/ }" T) b0 ?$ J& R

7 F0 S, I5 `; S- K% z$ P8 Y6 X( M
. h# |; E6 Q$ ?5 g由于此贴已过有效期,特开新贴:# ?+ ~' |% z5 ?% J6 B* A& h, W

, {% Q1 o" P! j+ }, @★★★ 大家一起学PADS(二) ★★★......【有问必答贴】" B, [/ c% q! S7 j  s
https://www.eda365.com/forum.php? ... 63&fromuid=1147" h- p, ]" L5 [+ `
3 a/ u2 u/ w0 w3 _

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发表于 2013-7-23 19:56 | 只看该作者
jimmy 老师是显示的是Ref.des.但没有Part type and part number

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发表于 2011-11-17 21:09 | 只看该作者
gui_qu 发表于 2011-11-16 20:37 5 O* s& H, {: {. G
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,7 X% w( a* N2 o+ R: ^$ y! U
这方面是否有详细的理论解释?
( G( l/ s, B" k如果需 ...

/ g. U  G2 Z6 \0 F* X, ^6 A  N/ O! Q非常谢谢jimmy回复,
( c* Y; @1 F; [' j0 X% U3 @: [: M1 Z" n- O, I( V, i

& A% c& _5 ^9 M  G
* q3 l8 @1 B5 \; S另还有些疑问.请教.
: q2 x  p- }0 V* ?1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?& t& e2 H  K) P  w* g8 k
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
* h3 |8 I& E0 w" ? 如DDR的数据线与控制线是否要求等长?& r6 e  x6 ?+ w- S
地址线与数据线是否要求等长?
& H5 i/ }1 a3 y$ z6 D. [0 ~$ e) G; c或者是只要求成组的数据线等长?
% L/ e! L4 _* _/ Q% u4 e& W又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,4 @& q% t1 R! _0 W: I: ?
; {( W1 u  V  i
另还有一重要问题,3 ]7 V! P  z( ~* i
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
( Y( c, E+ c5 f' i% B5 x" _
/ Q/ U" ^* W9 Q8 K0 ?5 w8 ]9 m* X一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
9 [' ~- j+ G7 p如果频率是800M,这个时候,走等长好还是不走等长好?
6 R& c! L! ~, F* E$ F# J+ v9 ]# S& H, {; R/ ]5 y
另对于双DDR,或多DDR,如何等长?, v, o# S0 [7 K- M/ N9 Y0 D  [: A

7 V$ o' P2 i3 S8 J& R3.以前经常有听到较多数据线时,如16根时,
' j$ s! @0 m3 x9 ^# C9 o) a5 Z- t走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?9 J5 B% L1 v1 F. `6 I! p

) G1 i$ t; Y% {6 L" C. \( |8 v5 [* C( _

- i3 t, j( \/ j. G) ?9 [) Y
1 b, `; Y$ E- c* B6 T( W

点评

1,有空间就包吧. 2,分不清有空间的话就全部作等长. 3,双DDR或多DDR,走星形或菊花链拓扑进行等长. 4,可以16根一起走.不能一起走的话,可能这16根里面有发送和接收,所以要将发送和接收分开. 如果有具体的原理图才行  发表于 2011-11-21 11:15
貌似这些都是原理的问题,不是pads技术的问题了  发表于 2011-11-18 11:22

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 楼主| 发表于 2014-11-21 10:04 | 只看该作者
yamazakiryuji 发表于 2014-11-15 20:52
: d, [6 w, A7 J( C版主你好,我用的是PADS2007,在原理图拷贝时,经常会出现很多红色的小方格子(就是那种电气连接断开的标志 ...

/ y' d) V) W5 x$ A( C( `7 [# W2 t取消显示标记选项即可。
3 r$ q6 `# e1 j% N4 R
* r( h& ~! k8 i4 k+ I! k) E
, @( T+ Z+ K  \7 j

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 楼主| 发表于 2013-11-8 09:29 | 只看该作者
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。
# L: u( K4 T; P1 \. C9 \9 E4 S' r
解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。
  ?! F$ M" I- {2 o& V# L; W% C( D+ w% N- H7 f7 Z8 \' A5 K
也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

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 楼主| 发表于 2013-10-11 14:04 | 只看该作者
xian2006 发表于 2013-10-10 16:58
* y& q; |% w( q6 h! X6 l比如说这个封装,那在PART上不是要加很多引脚,在设计规则的时候同网络的安全间距设置为0,这样才能通 ...
+ m$ F" A  l2 ^4 B3 e: C! ]
中间的散热焊盘只做一个大的就行了。0 q5 v7 @# m- q* m4 A+ T4 ~

" b7 {% u: k$ c3 U/ S: g/ m另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.. x. }( S+ ?, m# @5 c% M+ [' P

; {$ y7 X7 n' I# \+ J想加多少就加多少。可以比推荐的多加几个。

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发表于 2013-4-19 16:48 | 只看该作者
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?* t" `( ?( ?8 c/ ?" e! A' w
我上次打了一半感觉内层短路了。

点评

另外,出光绘后也要核对一下数据是否正确,是否有开短路。  发表于 2013-4-20 13:08
单层显示分部看电源层和地层。Z *(*为某一层)  发表于 2013-4-20 13:08

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 楼主| 发表于 2008-12-11 13:03 | 只看该作者
原帖由 zltwin 于 2008-12-5 11:50 发表
$ c' w  O8 j/ ^- G) T/ o由于层面比较多,想通过设置快揵键来查看各个层面,请问有没有这个设置啊
. y4 F) `' U; V/ d
4 c0 ~5 C0 R7 b2 \$ J9 e: I5 e
Ln
) B9 \4 |- i0 H% s
! b& b* T: O5 an是你要切换的层. z; ]$ Z1 s9 q: l; l/ J

2 B' _$ N' i( ?比如你要切换到第3层,请输入:L3
7 x" C& H$ [' H' i! ]( z& y! b# u. w然后回车

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 楼主| 发表于 2008-10-28 21:09 | 只看该作者
原帖由 loveineda 于 2008-10-10 13:18 发表 8 z% V1 L7 T% v+ E4 [# k3 X& v
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
8 M& T0 k$ T1 J* d& r/ i可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接& e+ w5 q5 M9 u* f) B
这个问题能在开DRC模式下解决吗,有的话,告诉我方 ...

. N' V0 X: u0 r, C# C% f
: X- X; b$ {" }' U  `那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。
3 _* P3 g2 Q# {; y5 r  C
% z! M4 ?. I/ e% H  n+ q我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。

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发表于 2008-9-23 21:43 | 只看该作者
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?
- \9 {! j& y! v我是菜鸟,希望楼主耐心指教3 ]; ^# O- Y# \5 ]" T" n

8 N6 n2 A/ A9 o# [, Kjimmy:
; a1 ]7 t; O# j3 e % V* k1 n1 U  P2 n# V" K
比如创建元件,丝印外框统一做在all layer& G- j2 @4 F  o8 r. Z

/ B: r  Y# b  N" X) w: p2d线宽不低于5mil
: m* {" c" g  }+ a8 g8 q5 B+ o+ V; |2 r
TEXT等信息不添加在TOP或BOTTOM层7 k9 ^* S6 S/ e5 o- x* _/ r9 R
3 o! x2 j( d- I) ]
等等...
7 B- j# {" E0 y
) x; }# i9 g6 Q  K# q
[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

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2#
发表于 2008-9-22 23:36 | 只看该作者
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊( x9 ~* t- Y/ W! e/ w& G

1 y" ^! j! D1 J' P" q6 E5 v( T  Fjimmy:  x5 W& ]. T# q
7 W" a/ Z# ?5 [  n, O
这种修改起来很费时间。/ r. h; E3 r% n+ ^
2 j1 m( v5 v0 u  d1 c6 u9 V  T
主要跟你的走线习惯有很大的关系。7 r$ r( O+ T# G# C$ G! f

& _* x! L2 r1 D, E我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.
1 n8 j. }* j, y8 B3 K0 n' s( h% A5 S, W0 ^! b
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,: [) g+ s: ]" [: I
5 ?' S. \/ `8 F" h3 |  V! ~
灌铜后将之删去。

4 c' j+ X: ?6 o( u
/ b4 I6 ]3 x' l9 K2 d[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

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3#
 楼主| 发表于 2008-9-23 20:19 | 只看该作者
本帖最后由 jimmy 于 2012-6-1 08:51 编辑 4 N) O- K. Z: F! |4 k4 _% t
. j, M. p2 }/ H' e+ \) l6 k
这种修改起来很费时间。5 T( Y( m- Q. ~

( J9 j& G& M! m主要跟你的走线习惯有很大的关系。* |6 E$ [2 V! ]. r: F6 H1 o5 `
4 r. K# R& R/ z& j. d
我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.
4 ]- F8 |  F' @
0 j) ~6 K0 J. G' B+ ^如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
7 I/ j# r3 V! d
( e& k: i# A6 e1 ?0 `* T灌铜后将之删去。

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5#
发表于 2008-9-23 22:10 | 只看该作者

这种情况怎么处理啊

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6#
发表于 2008-9-24 14:53 | 只看该作者
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,) R/ r! `' S/ k
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
1 }4 a! x$ S, h/ E* z; }* n错误如下:
0 H, K6 G0 i) _Mixing nets EGND CN2 1 FMI CN2 16 @' `" x# e( J6 Q) p. l
CN2.1 LA4.2 TP42.1 RF2.2
7 n, d/ X8 }" f: s: \: D" C" J*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
0 B, Y( p, J3 F& R4 M1 ?Mixing nets FMINT CF6 1 FMI RF2 1
+ {- b+ n8 ~5 S3 |0 |# E$ sLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
3 R/ Q- o, X% c1 zWarning: deleting signal EGND
2 p7 ]+ H0 E- Q. @% s2 K**INPUT WARNINGS FOUND**

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7#
发表于 2008-9-26 04:39 | 只看该作者
楼主开个QQ群吧

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8#
发表于 2008-9-26 08:34 | 只看该作者
请问画PCB时,自建封装有哪些好处。
) Z1 O+ [& A5 y2 M+ W8 g; f因为我平时工作中都是直接用PCB图直接保存封装。

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9#
发表于 2008-9-26 10:59 | 只看该作者
钻孔对问题
7 ]' K( h3 }: _- e7 I2 E看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?3 F! F8 ^5 O) h: r  F+ W
还有个“地”的问题3 m  d& E, f4 g$ l' t+ _
手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:- s9 K& q& H  R+ [$ h, S
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom
) S0 Y. H& v1 r5 n+ I6 k- w% NTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
* \( G' i. B( A模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?

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10#
发表于 2008-10-10 13:18 | 只看该作者
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!, q! Y; a% I) y# ~7 G
可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
  j" W) u2 q, }8 `8 h这个问题能在开DRC模式下解决吗,有的话,告诉我方法,非常感激!

怎么回事.JPG (80.89 KB, 下载次数: 63)

怎么回事.JPG

点评

关掉DRC可以,但是 你完全可以从IC管脚细点 后面粗些!  发表于 2011-11-16 18:00

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11#
发表于 2008-10-22 15:02 | 只看该作者
Value值显示问题
0 H6 G8 B3 L! V& y% r( d最近画了一块板,线也弄完了,最后时,老板要求出图制版是显示出VALUE值来,
/ b+ X. Q: o0 d& ?; w  [我用allegro画的原理图,PADS布的线,现在板子布好了,想加进去VALUE值,却不可以;9 T3 q% O& R+ U- t1 W0 p8 [
关键是我最开始导网表是没在后面加{VALUE}项,打算生成一个新的显示VALUE值的CEO比较下,
7 J' d# I" j! E0 J2 h结果比对后说NO DIFFERENCE,各位帮忙想个办法,能顺利解决就好,实在不行,最后出CAM图时
0 T# B' f, F$ [* [只好手工添加了,希望各位能提供好的办法,谢谢!

点评

在ECO比对的时候,必须把comparison页compare only ECO registered attributes的选项勾起来。  发表于 2011-8-18 16:07

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12#
发表于 2008-10-22 20:07 | 只看该作者

LOGIC 的问题

请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:& P( B% R7 r% ~' w7 D# j$ L$ O
pin discrepency    decal gate<1>for gate number#<1>   & M  B2 B, X  ]* p
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
; D% k2 |4 H. V# Z! S) p为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了,因此我怀疑是否是软件设置的问题,真诚地请教版主!

点评

在线走到一半的时候双击左键悬空,你将设置里面的allow floating connections打上勾就可以了  发表于 2011-8-23 15:06

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13#
发表于 2008-10-22 20:15 | 只看该作者
原帖由 古域清流 于 2008-10-22 20:07 发表
# M4 R5 D4 s3 O  l请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:
; L1 W1 e# j, D! q" T6 @3 s2 g3 w0 tpin discrepency    decal gatefor gate number#   
( Y  q" r$ T+ d$ r; v还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...
6 @# v: q- G# ]6 g" [
- _' S% G, w, y5 A2 W0 p* ]
please uncheck
: ?; \& [8 z6 S& U% G* P: Kallow floating connections

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14#
发表于 2008-10-23 01:17 | 只看该作者
对思齐:  b; B. Y& P  n& N( c$ K7 L
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?
% c! y4 W& w  w) f- jreply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!$ w. C+ p4 g4 L# P7 @
  h: v8 c2 b  w6 S5 ]0 b! M- ]
2.. `1 K- D4 w; V5 k4 S: ]: a
手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:6 m7 c9 {' Y7 P2 y8 [
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?
. _* ]* T+ Y/ x1 v; g4 l$ Areply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

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15#
发表于 2008-10-27 15:58 | 只看该作者
求助:网表问题
6 Z" z4 f. T2 Q1 o( g/ L" l: Y' m* Z重新装了下电脑结果,输出网表时提示      : # N* g5 e; x: |& A) h, `6 H
Design Name: D:\资料\复件 FINAL.DSN
! ]! g: A/ \' k+ q[FMT0012] Can't open first output file
4 ^( j: [+ k4 x) z6 o; Z#各位碰到过没有,帮忙啊,先谢谢拉!0 D8 f. N0 a$ y. v
7 {+ K& v& N! D
斑竹救命
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