★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

; T$ R2 V0 v0 Z3 U7 R: {
3 X3 t( x. B9 H3 I: K, {4 B大家一起学pads!

9 O9 v4 i$ ], f4 v' h8 O6 J  e( {" s互相学习，取长补短！

9 h2 \1 {5 U" q  c6 T& B3 Z大家对PADS软件使用有不明白的地方或有什么心得体会，
7 C- T) }5 E# J2 U
8 T: c0 M4 j' M" U0 o5 ]  l! c本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
. F; l2 T0 s! P4 s1 K* G/ F0 h+ q8 x

欢迎跟贴！有问必答!
9 T* Q% R5 p- a$ b/ \; z6 b


4 _: ^; N( t# b7 E9 u& [, s# u[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]


: a8 D/ f# _9 ?, a; X* u8 @由于此贴已过有效期，特开新贴：
) g/ @$ P& T6 l, p( \9 C
★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
https://www.eda365.com/forum.php? ... 63&fromuid=1147

- C) I1 n! i$ k8 ]: a$ s

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
这方面是否有详细的理论解释?
6 }6 Q7 k0 U: ^- Q7 d; q8 j如果需 ...

9 u& Y8 z- @0 u- q非常谢谢jimmy回复,

) b- T# Z4 O* Z6 o) s% ?
6 I6 y& u" x1 {% G, d
& E: M% y8 E& T" B* N+ p# i另还有些疑问.请教.
9 W9 z, Q3 r/ t+ S8 b! o1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
或者是只要求成组的数据线等长?
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
8 p& h- T6 H  E8 c' s
  j- k( L0 o3 Z另还有一重要问题,
2 p6 V$ T3 ], _, Z2 P通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
! _$ a- @  `' X8 n- U
一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
$ U; j: z: v4 i0 t  s/ H+ S2 z5 h如果频率是800M,这个时候,走等长好还是不走等长好?
' A7 L9 r) H: ?! T8 [$ E; b/ m
$ C5 X! N$ \) }# w4 A% I另对于双DDR,或多DDR,如何等长?
; k$ `6 O: V. R' s, @/ F
3.以前经常有听到较多数据线时,如16根时,
1 y  ^5 W6 m1 [5 a) o. K走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?


9 ?/ t# D4 ~) a. ?. S: j) d
7 ?+ c) {0 r8 p: w8 v* p9 |/ a

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

取消显示标记选项即可。


, d% c" q7 ^0 M% s

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。

1 m2 g/ y. B, ]解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。
) l; |2 @0 k0 m
& {4 G7 t9 j) p: ~. Q$ v6 Q" Y7 ?也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。

1 {) Z  m7 Q9 c: R另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.

想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
  n. ^0 s: P- Z. E# O: g' M& Q由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

* q" ^2 W) R1 nLn
3 |! r+ u6 i& o! w2 o) {
n是你要切换的层
% R0 B1 x& j" V9 |" I  Q' z
比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
" u& M% A+ Y( D初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
0 }5 m5 n( Z8 E0 I, Y& [3 n这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

# I/ n& a' o: P! i$ F那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。

我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
我是菜鸟，希望楼主耐心指教

jimmy:

/ F1 s5 X7 L4 q8 p比如创建元件,丝印外框统一做在all layer

% J+ e- v# s9 z2 y7 ]& U- q2d线宽不低于5mil

7 j/ d' w7 \( H$ _' U5 s9 YTEXT等信息不添加在TOP或BOTTOM层

: E2 _; h' ?* v  O( P( t8 O等等...

( E$ s  h  X) h) C# S# G[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊

$ w3 K' V7 y" ]" sjimmy:
  O6 M8 f1 A& n5 c) J1 @
+ a" s1 s- t- Q& ?这种修改起来很费时间。
1 t" @5 \" g& A7 m* f( R! C
主要跟你的走线习惯有很大的关系。

我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.
2 W9 L0 Z7 a: q3 V/ M9 Y
1 t; q; p3 r* V6 c6 U) K如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
. ]/ [0 L  n  [4 _1 l& |, ?
# T9 k. B4 a3 m灌铜后将之删去。

[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

) a8 i" B+ r9 w
这种修改起来很费时间。

主要跟你的走线习惯有很大的关系。
: O$ E, b0 M+ T6 z" f: m& S
我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.
$ m3 m# G; a) V, \' v
" `7 J1 s2 b9 w7 e5 d: j如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

6 `& O: T( w6 m" p% h* i. ^灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
9 K; L/ {; A  Z原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
% g0 W0 d) z- K  d! U1 T1 [  r! C' v错误如下:
. e. W# w5 u. J, B$ BMixing nets EGND CN2 1 FMI CN2 1
4 v4 I. u0 C( W7 {. x9 D% G6 kCN2.1 LA4.2 TP42.1 RF2.2
: k  {( ~5 U9 o! r' }1 W' L*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
Mixing nets FMINT CF6 1 FMI RF2 1
, b% z1 M1 U, ^; ALF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
9 P, O# a/ w8 }( c6 b% bWarning: deleting signal EGND
**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
2 t# M  h0 B1 a+ I$ [' H% {/ q因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
" ^' `% M3 ]. P4 D( E; s看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
还有个“地”的问题
6 }$ K# s  s8 ?& R9 T4 e手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
8 h0 m7 u2 U& C& o( G) Z2 g1 DTOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
0 W+ ^+ w: u3 |1 |1 M8 A8 r) M可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
2 J6 D+ S! N+ V8 ^这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
  G$ k8 ?3 m8 p最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
2 S" d. z4 I- r0 I$ D& t- Z5 G关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
4 D5 g0 ~7 V0 W: b只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
  I: b- _; E' f# ^$ u7 O% Z& Y# e/ Kpin discrepency    decal gate<1>for gate number#<1>   
# a+ Q9 ^; [5 @9 p9 @, M1 y还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

please uncheck
6 H$ }; f$ f* P5 a- l  zallow floating connections

tklin

对思齐:
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
& Z* d% x! @1 q* U- E/ p! n; k- Creply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!

2.
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
  S. G, \. C1 n1 m, r% l) TTOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
( p( G) J2 D9 H重新装了下电脑结果,输出网表时提示      :
2 `8 z2 C% M' G. IDesign Name: D:\资料\复件 FINAL.DSN
8 O1 \# x- v3 m[FMT0012] Can't open first output file
#各位碰到过没有,帮忙啊,先谢谢拉!
6 s& q. b7 a' \. |9 A  |
斑竹救命