★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

. g7 o6 e; g  w+ R: r大家一起学pads!
# |$ A+ d1 S  t9 H: z' o
) k% ^; W- `) `4 W2 Q, I$ p互相学习，取长补短！
% X7 Y7 n; R' G0 Y: t* G
大家对PADS软件使用有不明白的地方或有什么心得体会，

, O$ O0 ?; c& H. t6 m$ e5 Z2 C- r: G) I- `本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
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. f5 [  b4 ~2 _  d; Z; X. |* \7 t$ |" R欢迎跟贴！有问必答!

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1 Y2 O7 ^, z3 C0 `. B" O% |6 M! h. n* E[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]
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1 d; k. j& o# T0 j7 O* Q
由于此贴已过有效期，特开新贴：
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★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
' G8 F1 }3 s9 M6 J8 L, A0 Phttps://www.eda365.com/forum.php? ... 63&fromuid=1147
$ T, ^1 n4 k0 Q3 S

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
2 L. l4 x' d, O+ S3 ~一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
这方面是否有详细的理论解释?
2 B6 k0 ~9 t) u如果需 ...

7 K  g+ I5 A5 V8 d非常谢谢jimmy回复,

/ a1 E4 S- z3 S+ ?7 x
, G& |+ f5 L' Q; x2 K  t
' B1 x/ H0 M3 P% Q! J7 \另还有些疑问.请教.
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
0 f5 L5 C' ~# H) M  g1 N2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
. Q$ h% \/ L& u- Y或者是只要求成组的数据线等长?
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
1 A: W9 _3 q% a  k3 G/ G
' s2 m, j6 q2 ?; ~0 F9 F$ E另还有一重要问题,
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
* W6 z3 s% h) ]: u1 d. N0 \" I
一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?
% c) t0 |. y; T. ~% }% W
另对于双DDR,或多DDR,如何等长?

3.以前经常有听到较多数据线时,如16根时,
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?

! V. w  l' j# n% u/ m


3 d, z# n/ D. q' A0 z) \; |. T5 t+ Q, z

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
8 k& x2 i) E- Y8 m. p. T0 n7 U' f版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

# \( \' ~$ z* d- v, h取消显示标记选项即可。


: E0 Z- B" W8 l2 D* k

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。

% x0 F; B4 t0 E# v) w9 ]  w解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。

. R' N: W* Q% N0 Y也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
- g! w+ _: a/ A6 b比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

7 x. @0 O3 i* C  H) _( o中间的散热焊盘只做一个大的就行了。
- w1 \* H1 A" H
另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.

* r: N7 ?; s, T& a. A* |想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
# G" K5 v( M$ t$ W5 G# K由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

6 {- i, {0 S/ J, D4 DLn

& J8 h( S/ z  K1 \3 t" Vn是你要切换的层

比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
3 R2 U) l/ ^6 Z7 B可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

: v# L( W6 K8 ?, M4 ]2 F
6 i5 M8 r/ _& o那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。

, n8 X+ _  d" T) q- }我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
我是菜鸟，希望楼主耐心指教

jimmy:

比如创建元件,丝印外框统一做在all layer

# [5 D: y* F' ^+ J- c2d线宽不低于5mil

3 B/ g3 R' l# R- p8 aTEXT等信息不添加在TOP或BOTTOM层

" ^4 G  T4 d  C; c等等...

" V; j& s9 S2 f+ \: Y[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
6 O0 f9 e& l9 r' q7 `7 t, W
9 f; R* Y4 a5 l9 S- D' Fjimmy:

这种修改起来很费时间。
4 J$ p3 r- H3 h/ ?; N
+ S+ q9 ~9 d% {* e+ ^+ A& w/ w$ Y主要跟你的走线习惯有很大的关系。
$ E  v0 |' _! x7 F, `5 @" W7 i
/ J! v1 \! l+ s. v我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.
5 S7 t, m) L6 |0 z; [& C
如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
4 ^0 |  [; l) X- V
灌铜后将之删去。

[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

4 _; F& g* v' q5 x) G
* T  j! g! f" G* V; t5 F4 w4 {这种修改起来很费时间。

主要跟你的走线习惯有很大的关系。
& Q& S3 D7 f% Y  a
, J, G0 ~' i; A, Z5 q0 O我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.

如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

9 x2 |. s2 t1 q6 v" ^. T3 s" x5 }灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
5 |9 I/ Q1 r6 M7 s- G, D: h错误如下:
) m- E" P7 g+ ]/ G. ]% f( cMixing nets EGND CN2 1 FMI CN2 1
8 Z8 q1 [# W$ t% q, x4 wCN2.1 LA4.2 TP42.1 RF2.2
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
Mixing nets FMINT CF6 1 FMI RF2 1
  w; m$ S9 B- `; D1 o8 R* S* ]LF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
7 ^# v$ d2 j  D( ^Warning: deleting signal EGND
**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
0 t) U" [4 L/ x  i3 l+ w# N5 Z看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
2 a' W, c# Y$ K8 I9 Y  S还有个“地”的问题
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
3 f, e( c' |# l3 ~TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
  `" ]# j5 q+ f" jTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
4 X9 n$ K. T* p. q! s5 k6 o  C这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
) l9 i& r% n" L; r& Y9 n0 V& a: l最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
4 U% x/ @4 b1 r0 X3 s, j结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gate<1>for gate number#<1>   
$ p8 }' E2 V1 e! ?! i& {0 _, \还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
/ r- `" f& H+ z' R( G+ J1 f) ^4 z' l为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
1 N$ \% M5 z& ]. v5 \" y3 l" u9 n0 q请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
, F9 Q7 k# w% u7 e) f还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

3 f  D' O2 X, r# N0 Q# B
please uncheck
& N) c) ]! n+ B- Y# H+ l* jallow floating connections

tklin

对思齐:
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
: `" ~- W4 }5 e6 h' ]7 _
8 a+ N6 f; `5 A9 t) [2.
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
0 D4 u; n: q& _TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
" H" h+ u% o' I  Y  l, vreply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
9 i1 Q" C$ H+ [6 a重新装了下电脑结果,输出网表时提示      :
3 w  s3 ^$ \8 }! ~! j5 GDesign Name: D:\资料\复件 FINAL.DSN
: K" ?/ F& c: {$ u5 v7 j[FMT0012] Can't open first output file
#各位碰到过没有,帮忙啊,先谢谢拉!

斑竹救命