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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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1#
发表于 2008-9-22 21:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-9-9 11:44 编辑 ! _1 q1 ?; Y5 E  k( U- i* i
9 n+ R4 s3 X1 D& R
大家一起学pads!4 u- n% R2 F( P& {3 N
5 _! {+ d9 \! q" Y+ w
互相学习,取长补短!7 X8 d( y  @5 ]  Z$ u/ {
9 N3 R' ~* }/ g# K9 A  q1 \
大家对PADS软件使用有不明白的地方或有什么心得体会,% _) F# @7 R8 {

3 L* _6 g0 o8 H9 a7 |本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)

: X9 Q, ?4 r( o1 n/ l$ e) V' f
  I* a; C" e' q/ F
( H( q# y) f5 ^5 X$ Y欢迎跟贴!有问必答!
/ L  C* d. |9 H$ G) }; J( D
: _3 w- X: Z4 j  j7 c# H) r/ d4 |/ y  ~/ w
/ B8 B, h8 O7 o4 R& z9 d6 G# H
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]8 X; _2 z- a- ]! @& u9 G4 r2 f
4 ]* K$ E* |; R6 x  @
/ c9 e' U3 @0 @! J
由于此贴已过有效期,特开新贴:$ P5 k: }: |9 G1 Q5 S% d

: D, z3 P  `) N; z% z% Z: z★★★ 大家一起学PADS(二) ★★★......【有问必答贴】
# B) F3 @( O6 a% R! I1 uhttps://www.eda365.com/forum.php? ... 63&fromuid=11477 J: _3 W) p0 V; h; G- q

5 P( X. n; k7 X

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发表于 2013-7-23 19:56 | 只看该作者
jimmy 老师是显示的是Ref.des.但没有Part type and part number

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发表于 2011-11-17 21:09 | 只看该作者
gui_qu 发表于 2011-11-16 20:37 2 m0 z2 y# K3 F3 A
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,* f  I: z' k5 a
这方面是否有详细的理论解释?
( N6 [! f2 c  y, S/ D$ y如果需 ...
& z. q, u$ x- x+ V' G
非常谢谢jimmy回复,* N. s0 H6 g% V) w( ~7 _9 l

3 d& L, }) }3 ^3 ~! U9 s0 T- ^( I- N
% w0 X% |2 ^4 b; }
5 G. k4 N8 b: r& C( J9 t另还有些疑问.请教.
1 x* B' \1 F% v& A: C1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?9 g; W& \/ o. a2 \1 Z, d+ M
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,% e* J& q+ P7 [7 A6 @# X" S! H
如DDR的数据线与控制线是否要求等长?$ N' P0 E" l3 T
地址线与数据线是否要求等长?8 H4 _$ D& q/ A, A! U) z
或者是只要求成组的数据线等长?. H! ?6 F, e( q& @! v& u$ A6 M
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,* p# h- O% E( v1 N# o- Z  F, q+ ?

2 C& L; I2 J! c6 D, S' c另还有一重要问题,7 r' T" X- r7 ^
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
- B5 M& Y! s# p, K' N% f# [" I. n& e) I* ], a$ l7 S2 R; |3 r
一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
# D9 v; ~9 m3 @/ U如果频率是800M,这个时候,走等长好还是不走等长好?
. `* m% m& d6 @5 R: w3 M9 T% j7 C/ v5 y4 u; N
另对于双DDR,或多DDR,如何等长?( X- L( l/ w8 }1 T/ w9 j1 v. |

. y7 Z- K* Y  V3.以前经常有听到较多数据线时,如16根时,
# f# D: l  M; K6 d) ]2 O# `# `走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?5 n) r4 B3 N  T# e' ^
2 p( I3 ~$ m" z! {8 a  u( g' A2 F  e

# X4 L$ n! n: y0 t7 g
2 Y) d% t* ~3 l) u0 a3 H( c' o& J/ l: P" U

点评

1,有空间就包吧. 2,分不清有空间的话就全部作等长. 3,双DDR或多DDR,走星形或菊花链拓扑进行等长. 4,可以16根一起走.不能一起走的话,可能这16根里面有发送和接收,所以要将发送和接收分开. 如果有具体的原理图才行  发表于 2011-11-21 11:15
貌似这些都是原理的问题,不是pads技术的问题了  发表于 2011-11-18 11:22

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 楼主| 发表于 2014-11-21 10:04 | 只看该作者
yamazakiryuji 发表于 2014-11-15 20:52
- D' h8 a% J7 u# U+ \6 R版主你好,我用的是PADS2007,在原理图拷贝时,经常会出现很多红色的小方格子(就是那种电气连接断开的标志 ...
% v  Q( i4 {( k, n! F6 c) X
取消显示标记选项即可。" k5 S" e* i% I( a6 r# T

( J$ a& {# I! P) g; o5 {! @: [
  f6 b' ^, P- f+ o- @0 j) m

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 楼主| 发表于 2013-11-8 09:29 | 只看该作者
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。5 x0 D0 z; x/ ?
& Q* b6 w5 w& W" u+ G$ A9 D
解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。# K1 P" G4 V* n8 b$ {% J

$ `( F4 s4 g$ f( Z也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

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 楼主| 发表于 2013-10-11 14:04 | 只看该作者
xian2006 发表于 2013-10-10 16:58/ O8 r* X( c$ c# v! T2 C8 _
比如说这个封装,那在PART上不是要加很多引脚,在设计规则的时候同网络的安全间距设置为0,这样才能通 ...
' x$ y$ p/ ?  j" p" P7 G, |
中间的散热焊盘只做一个大的就行了。0 e. Q, p' {: k6 B
& p# g+ c3 c; X1 N! l& Z, J# ^
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.* i* W9 X7 N4 Y, S1 L' j" P$ z6 y

6 B8 {/ e5 D) B: {4 `想加多少就加多少。可以比推荐的多加几个。

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发表于 2013-4-19 16:48 | 只看该作者
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?7 G) F. u5 C, g9 }7 }
我上次打了一半感觉内层短路了。

点评

另外,出光绘后也要核对一下数据是否正确,是否有开短路。  发表于 2013-4-20 13:08
单层显示分部看电源层和地层。Z *(*为某一层)  发表于 2013-4-20 13:08

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 楼主| 发表于 2008-12-11 13:03 | 只看该作者
原帖由 zltwin 于 2008-12-5 11:50 发表
* Q. d3 b3 v2 Q$ b" b% ?. `, M1 P由于层面比较多,想通过设置快揵键来查看各个层面,请问有没有这个设置啊

! v1 m8 f: ~$ ?, V; q- n/ X( {6 r. m6 s9 A
Ln  Z9 e6 ^. g" u, Z' g- @4 e
7 t) C* b/ Y/ \3 o  P
n是你要切换的层
$ D9 W( |7 Q' N/ T% v& b" p  C# k/ d. [, V$ X/ V
比如你要切换到第3层,请输入:L3' a8 k, U6 j" ?9 a0 R6 o' q) P
然后回车

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 楼主| 发表于 2008-10-28 21:09 | 只看该作者
原帖由 loveineda 于 2008-10-10 13:18 发表
8 N% m8 ?; }! ], H0 o初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
4 s1 q" g$ E7 k) G. i可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接9 ^( j4 h, _' |$ [+ R8 N
这个问题能在开DRC模式下解决吗,有的话,告诉我方 ...

) g1 \; ?- p* e5 ]* U8 O
- H3 Q5 U! `3 T! J那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。& t; Q0 M- F4 h5 t" u) I
! V: x$ R$ l; d  H& T
我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。

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发表于 2008-9-23 21:43 | 只看该作者
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?6 Q7 d4 m+ t- L, b- V, e6 r
我是菜鸟,希望楼主耐心指教
/ m8 G8 O4 J) [
' z1 _5 u) \. j  c4 ~8 Gjimmy:
6 O' R1 w; D. }+ ^ ( ?; m. W# L* T2 H
比如创建元件,丝印外框统一做在all layer
  U& M% L/ v2 r0 @& W/ z+ u4 ?* \( y% g
2d线宽不低于5mil7 l2 F9 H& J& H" }3 |8 v" a0 O9 a# ?
( Y% p9 c* |, H: H5 c
TEXT等信息不添加在TOP或BOTTOM层* L2 A- R6 n2 `5 x

5 B$ x* l, k2 }, u3 J- J等等...
& m8 f! P9 e- P) t. h
9 h) N. n: u9 u5 _5 N4 H7 b1 }1 T8 p
[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

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11#
发表于 2008-9-22 23:36 | 只看该作者
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊( y0 K6 w% P* o$ M7 H7 l+ w

/ Y/ Z1 |6 z  X0 W6 l, j0 jjimmy:+ d  v8 V1 e4 S& m0 |3 p& }
& G  S2 i, C1 @/ ?0 A' u  ]
这种修改起来很费时间。
) m" }) T, u, X8 J* {: _. D. N8 l: g
主要跟你的走线习惯有很大的关系。/ H! j4 i* u; R  i4 W$ Q
7 S& }$ y# H$ t& D2 D! H& |+ c
我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.6 k" q1 Q5 i; |) s1 V: q

7 v4 A4 l' G) \1 }& w9 r如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
; V% ^9 w6 ~1 @( |( V# k! Y. d- S+ z: A$ C5 o2 r* Y
灌铜后将之删去。
$ u4 R" x. @; [/ G; `# P- O" U
0 E& ?- T/ L0 u: `  i( g2 K
[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

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12#
 楼主| 发表于 2008-9-23 20:19 | 只看该作者
本帖最后由 jimmy 于 2012-6-1 08:51 编辑
( ^& ]4 m3 \' A% b: C
5 |4 u3 b  d6 r5 P  ]! [这种修改起来很费时间。  J  E+ b5 K; D

6 C/ h  n! m" j, x主要跟你的走线习惯有很大的关系。
$ l# ]! _5 A) X! F$ `6 R1 |4 [6 X" L3 M( E1 `" q( P9 d
我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.
2 X' c- q/ m, q! n3 E) d
% Z9 x- j' P* H" N) Z如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,- L2 L# p- B; Y1 j/ s! @
! i$ ~, b2 \% k  Q: L
灌铜后将之删去。

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13#
发表于 2008-9-23 22:10 | 只看该作者

这种情况怎么处理啊

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14#
发表于 2008-9-24 14:53 | 只看该作者
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,# f9 x; }+ N4 t( \# j
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?7 J5 _4 H4 Y/ {; y2 [& W. \# S& b
错误如下:5 |, Z; [& {3 f* M/ V- J2 Z: k
Mixing nets EGND CN2 1 FMI CN2 1
8 ^8 p2 H( e! p/ ~CN2.1 LA4.2 TP42.1 RF2.26 C1 C2 u% Z+ H: H* X
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
  P5 S1 W: S8 s0 E! u3 m7 MMixing nets FMINT CF6 1 FMI RF2 1
, m( v! S$ Y7 E$ R+ f; {# U% kLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1# b, k8 I& j# j& _
Warning: deleting signal EGND
) Y  C4 `3 L2 L. f  [* h( v3 P**INPUT WARNINGS FOUND**

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15#
发表于 2008-9-26 04:39 | 只看该作者
楼主开个QQ群吧

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16#
发表于 2008-9-26 08:34 | 只看该作者
请问画PCB时,自建封装有哪些好处。
8 b% ]# o5 b  x& c4 w% |因为我平时工作中都是直接用PCB图直接保存封装。

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17#
发表于 2008-9-26 10:59 | 只看该作者
钻孔对问题
/ f( _2 Q, L# O" e看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?
' \, p+ H& N0 y+ [, s还有个“地”的问题
: B! i* p# ^) u2 Z手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:
* y9 `" j) F: ?TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom
6 _1 q- o5 g3 Y. s  W; O5 ?5 UTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)1 W4 v: f& y6 b
模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?

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18#
发表于 2008-10-10 13:18 | 只看该作者
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
, `4 S3 n8 H3 N1 p$ T3 Y/ d- f3 O) q可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接* Y! H0 Z$ ?' K) m- D
这个问题能在开DRC模式下解决吗,有的话,告诉我方法,非常感激!

怎么回事.JPG (80.89 KB, 下载次数: 58)

怎么回事.JPG

点评

关掉DRC可以,但是 你完全可以从IC管脚细点 后面粗些!  发表于 2011-11-16 18:00

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19#
发表于 2008-10-22 15:02 | 只看该作者
Value值显示问题
8 {( `- n% j" c0 y2 j% r4 W最近画了一块板,线也弄完了,最后时,老板要求出图制版是显示出VALUE值来,
& n4 d- k# V9 l/ M1 X# W5 D我用allegro画的原理图,PADS布的线,现在板子布好了,想加进去VALUE值,却不可以;
$ Q& R8 f# D# e2 ?关键是我最开始导网表是没在后面加{VALUE}项,打算生成一个新的显示VALUE值的CEO比较下,
+ ~7 X0 I  }" B) A( k. h8 n# u结果比对后说NO DIFFERENCE,各位帮忙想个办法,能顺利解决就好,实在不行,最后出CAM图时) o, i* I* T) H& G
只好手工添加了,希望各位能提供好的办法,谢谢!

点评

在ECO比对的时候,必须把comparison页compare only ECO registered attributes的选项勾起来。  发表于 2011-8-18 16:07

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20#
发表于 2008-10-22 20:07 | 只看该作者

LOGIC 的问题

请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:, K5 c6 h! G8 {2 E1 v' \8 m) ?
pin discrepency    decal gate<1>for gate number#<1>   3 q# y2 w* @) S! I# o
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
+ g2 U7 j1 E2 R' m7 F为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了,因此我怀疑是否是软件设置的问题,真诚地请教版主!

点评

在线走到一半的时候双击左键悬空,你将设置里面的allow floating connections打上勾就可以了  发表于 2011-8-23 15:06

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21#
发表于 2008-10-22 20:15 | 只看该作者
原帖由 古域清流 于 2008-10-22 20:07 发表
! ?; p5 f1 }' z- l请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:% D4 o7 u3 _, B) [$ p! T* A+ L
pin discrepency    decal gatefor gate number#   % N: `7 c5 R( u* I7 i
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

" I0 E3 s5 M$ E( e( O% U) }- x" }8 G$ w! `6 x' x4 W
please uncheck
' [  F6 M' Y' ]2 e7 n2 \- B& }allow floating connections

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22#
发表于 2008-10-23 01:17 | 只看该作者
对思齐:
) \7 Y& T; A& b' J1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?; H/ M9 x; X6 b5 c$ y0 k
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
- \) R9 b1 ^7 a- C) Q8 B; |2 z& d) c& c! W% r; X
2.
/ e: X2 m: o( b, r- R手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:. I% L; n1 j# j2 l
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?8 X' K7 B! c' {( a) U1 ]
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

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23#
发表于 2008-10-27 15:58 | 只看该作者
求助:网表问题
4 `1 V9 C3 {& B  E# D/ p% T' ~重新装了下电脑结果,输出网表时提示      :
" _5 E% l0 V3 H7 @Design Name: D:\资料\复件 FINAL.DSN
9 g; d( d- L1 Z7 b" w$ P[FMT0012] Can't open first output file0 P& y6 Q) n  t) u7 a
#各位碰到过没有,帮忙啊,先谢谢拉!$ r3 F8 x( N( |( c: D

7 L( _" |0 t* \6 p. C3 D% h斑竹救命
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