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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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1#
发表于 2008-9-22 21:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
本帖最后由 jimmy 于 2014-9-9 11:44 编辑
( c- x& F7 d8 ^7 y! ^1 ?( r
2 L; W# k& a$ a8 o大家一起学pads!% H& ]$ K& `% f

' V, ?* r9 y1 {4 b" C- R/ h5 q互相学习,取长补短!
/ t5 C; _0 K8 l$ a, o3 F4 `" ~* O8 Z+ I) D
大家对PADS软件使用有不明白的地方或有什么心得体会,7 w0 \  P0 X$ X( n
1 ?/ A1 G  o0 X- f$ h
本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)

( ~- Z2 ^& P3 L" t+ J8 O3 g3 _6 _
& [3 I. G& Z: R! Q( v$ \# n) ]# @8 o6 x( V9 k) M! _
欢迎跟贴!有问必答!
7 C; ?5 e% u* h- y% e
; u. p: [6 v7 K( I- c, Y1 ~0 _& s7 S& k' O: {

" J* o! F+ v+ r1 |2 ~1 r: r1 T. k[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]8 `/ Q! r6 y$ Q! s( K; x
( m4 x* x1 p) K% N- M

& c$ _8 G3 N' g# l- f8 ?/ D由于此贴已过有效期,特开新贴:/ L+ _8 k3 @. D# A9 N

2 C# A+ a; Q! H$ V; \' G4 ~" D3 c★★★ 大家一起学PADS(二) ★★★......【有问必答贴】0 C' v, K  w- ^7 _  T
https://www.eda365.com/forum.php? ... 63&fromuid=11478 ?8 k' l% \) k5 X* x( B$ ^

* y3 w) `) `: D

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发表于 2013-7-23 19:56 | 只看该作者
jimmy 老师是显示的是Ref.des.但没有Part type and part number

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发表于 2011-11-17 21:09 | 只看该作者
gui_qu 发表于 2011-11-16 20:37
3 O2 X: X: X+ Q% X- X5 [& ]6 a一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
$ @) i: X- U9 i- K! U: d这方面是否有详细的理论解释?
! b' W% m, l, M. ^# T% F( Q5 O" x如果需 ...

0 {! T, J: N6 Q) W3 X- j非常谢谢jimmy回复,
1 y- o5 P7 [3 x- M' x. u9 e2 \" u  G" z8 V4 U# Q& N8 i! O

, I( w; T( @7 h; I1 M- @3 i7 y3 t0 c" [( t" p
另还有些疑问.请教.7 i# E9 g) u& N; O; a; W# N/ @( U
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?0 X* X% {1 N& X0 p
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,* K8 h) Q7 U1 z2 k
如DDR的数据线与控制线是否要求等长?
5 H3 Z, b7 `( d2 k) o地址线与数据线是否要求等长?
" R( \# `* a1 L0 m或者是只要求成组的数据线等长?1 d7 G3 ^2 B7 c& P, l
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
& g2 P! S- j7 E1 [% ^
9 P% k+ g3 g; j; j2 D, m& [# S另还有一重要问题,
9 O' f7 _) V% H8 ^7 _通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?/ q8 Y+ B& v4 O6 f4 f5 F

' G- x# [! ^3 e9 Z$ b: x6 R一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
. n% l( u% e8 M" h* v5 Y0 {如果频率是800M,这个时候,走等长好还是不走等长好?1 X8 |7 J+ e. D$ B3 S, K0 b

& e7 |7 d5 v6 L7 X另对于双DDR,或多DDR,如何等长?
7 C: E6 d' T4 ]0 \! u
1 ]9 d% r; Y+ M5 D+ M. y8 z/ X% u3.以前经常有听到较多数据线时,如16根时,0 z, }8 z  U. v" \. b0 A  H; t
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
8 I1 O: z; q* X5 ~' q: H
& ?1 U' R8 d9 T# }. o: y  d5 a
% {" m7 l9 v+ b+ F: ~" U* t9 q0 L  L
& F3 x8 P2 t( E. Q! U( y

点评

1,有空间就包吧. 2,分不清有空间的话就全部作等长. 3,双DDR或多DDR,走星形或菊花链拓扑进行等长. 4,可以16根一起走.不能一起走的话,可能这16根里面有发送和接收,所以要将发送和接收分开. 如果有具体的原理图才行  发表于 2011-11-21 11:15
貌似这些都是原理的问题,不是pads技术的问题了  发表于 2011-11-18 11:22

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 楼主| 发表于 2014-11-21 10:04 | 只看该作者
yamazakiryuji 发表于 2014-11-15 20:52
! z* K- [; f, _9 X  }! K) `# i版主你好,我用的是PADS2007,在原理图拷贝时,经常会出现很多红色的小方格子(就是那种电气连接断开的标志 ...

1 z; O. I3 C2 s' c% `取消显示标记选项即可。
2 Q* ~5 z, k7 t) N7 { ! q9 f4 H7 G; x1 v" w: G: K3 @! b

) ]) d) W0 @) \% T

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 楼主| 发表于 2013-11-8 09:29 | 只看该作者
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。
5 s- A: A" e7 m1 N: H2 v) X( X. b) H8 b. N' {+ ^8 H8 M# J
解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。0 M' ~& F* s3 q# X4 |

, v9 u& [+ }& W- r' _) @也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

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 楼主| 发表于 2013-10-11 14:04 | 只看该作者
xian2006 发表于 2013-10-10 16:58
. o! q# V" `5 G% N比如说这个封装,那在PART上不是要加很多引脚,在设计规则的时候同网络的安全间距设置为0,这样才能通 ...
/ T. v2 b! n! ]( x
中间的散热焊盘只做一个大的就行了。  D- V8 a3 B2 Z! w' {
1 u  R  V0 e) G
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.' D) ~: `& h' G+ k$ d( \, w( z

: @, d9 F/ H+ p: o: Y; i( G想加多少就加多少。可以比推荐的多加几个。

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发表于 2013-4-19 16:48 | 只看该作者
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?
$ _8 h) E" o$ M, ~4 \* G+ b, Q我上次打了一半感觉内层短路了。

点评

另外,出光绘后也要核对一下数据是否正确,是否有开短路。  发表于 2013-4-20 13:08
单层显示分部看电源层和地层。Z *(*为某一层)  发表于 2013-4-20 13:08

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 楼主| 发表于 2008-12-11 13:03 | 只看该作者
原帖由 zltwin 于 2008-12-5 11:50 发表 . g! j- D3 g: d' h& k# h
由于层面比较多,想通过设置快揵键来查看各个层面,请问有没有这个设置啊

0 h7 Y. T* P- b" X' t. U2 {0 l2 m# d5 T% @5 j- a8 [
Ln
* J& }) i9 @) ?- a  _, m+ H: o' y4 |: Z* F. H* L8 S' z+ Y( s% h9 W
n是你要切换的层
/ V: ?* q& l$ S' n) k
) B" V0 ~. R/ U: J: o% w比如你要切换到第3层,请输入:L3$ ?% D0 t0 F  e+ N
然后回车

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 楼主| 发表于 2008-10-28 21:09 | 只看该作者
原帖由 loveineda 于 2008-10-10 13:18 发表
5 C4 P8 [! V- K8 T" y% o初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
' `' r7 G' D$ q6 [5 c可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接) w7 K. p) b1 ~
这个问题能在开DRC模式下解决吗,有的话,告诉我方 ...
3 G0 U& o4 e9 n5 y
) g0 g3 {8 v. N0 o- s
那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。& \; Q7 J/ ?8 r

* O1 U6 ?$ Q. r1 G* i我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。

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发表于 2008-9-23 21:43 | 只看该作者
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?2 O/ V% l' M. j5 S  D  w4 V8 Q
我是菜鸟,希望楼主耐心指教
2 h! l# E3 v5 B- i* O' ]% R8 K  m5 o/ g  [4 z
jimmy:
( z" j  A; _  ]1 o1 R
; `! W- R. W0 U; e; K比如创建元件,丝印外框统一做在all layer* u) l7 A0 p, ]( j
% V- V  ]# s( d" r* ~
2d线宽不低于5mil
3 _; c. o. s: ~0 [1 g( E& i* y# D% o7 S: N& y) K
TEXT等信息不添加在TOP或BOTTOM层
2 o4 J( {0 |3 z
' c, V  ]0 }4 s$ n- ]等等...
5 Y3 j) Y$ Y0 _

( A- j% o% A, `0 A/ i, f' ?[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

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2#
发表于 2008-9-22 23:36 | 只看该作者
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊9 M" W. K# }) b# d" G

; _/ ?6 c' k% P. q" h  zjimmy:7 d, S% Y# \7 Q4 T9 v$ O. K
5 Y3 F- Y9 T. z# j
这种修改起来很费时间。- ~# z( C0 m( O$ ^2 j& u4 s6 i
8 x4 }8 q+ G4 m- u! U  k
主要跟你的走线习惯有很大的关系。
/ }' w. D" F) p* \3 E2 a
- i" O" `, M" h+ `& x我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.* c4 _8 h1 k6 G' R, l6 @* Q8 l
3 u/ c& \# H! T: x1 h- Z
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,+ F" q* O0 g- Q  R

* [, P( T; s, `灌铜后将之删去。

/ M- E; }5 b2 n; H5 Y/ @" l: W9 r. \% o  v' o
[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

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3#
 楼主| 发表于 2008-9-23 20:19 | 只看该作者
本帖最后由 jimmy 于 2012-6-1 08:51 编辑
0 x6 j5 m9 x, O# C3 s8 Y0 n
" V) l  f% i7 _6 G1 W; k9 ^这种修改起来很费时间。7 q& q$ M8 j! F1 @0 t
' Q- D0 {5 G7 B" T
主要跟你的走线习惯有很大的关系。# I0 p- L+ ?, N' ?  O7 }+ e

9 P6 j* W% a2 D: b9 y5 X/ P! `我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.
* E( n+ U5 X7 B1 g% M& m( o
% k! W4 C9 y/ n, I3 S& z如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,6 W/ ~: I" ?: l1 r* {  k5 M

9 o; V" B6 a1 z, i1 a1 ?  Q. c灌铜后将之删去。

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5#
发表于 2008-9-23 22:10 | 只看该作者

这种情况怎么处理啊

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6#
发表于 2008-9-24 14:53 | 只看该作者
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,7 @2 |9 v. a  `, D- T0 F
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
, h- e8 C( M& H! `错误如下:
4 e6 U  Y6 |+ t! d9 _1 Y- i5 kMixing nets EGND CN2 1 FMI CN2 1: u7 u; H" n" q7 A
CN2.1 LA4.2 TP42.1 RF2.2# b' D& y' z$ C% H" i
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND& c! V: W" @7 I' x* v! q) A
Mixing nets FMINT CF6 1 FMI RF2 1
' r/ u) _) V: r2 u' |$ ELF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
& Y  m/ w6 J, p) `Warning: deleting signal EGND
( u- X0 s$ y5 T" e0 S**INPUT WARNINGS FOUND**

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7#
发表于 2008-9-26 04:39 | 只看该作者
楼主开个QQ群吧

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8#
发表于 2008-9-26 08:34 | 只看该作者
请问画PCB时,自建封装有哪些好处。
' s& T. J/ H5 l, m8 y5 I& \因为我平时工作中都是直接用PCB图直接保存封装。

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9#
发表于 2008-9-26 10:59 | 只看该作者
钻孔对问题1 w1 T, X) U6 ^9 j1 m
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?4 J% f" v5 ^; o+ V* N0 g# h
还有个“地”的问题
+ L3 v; Y1 t2 J手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:' z, {6 _* H0 K0 M% z; O' R
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  P0 o' C+ g) M' v! G
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice), o" F9 H1 ?3 i2 Z" |! J6 c0 ^
模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?

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10#
发表于 2008-10-10 13:18 | 只看该作者
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!: ^% i. O% j4 h/ U
可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
  Y3 i. L) A- v* I6 k7 k8 S  a. f这个问题能在开DRC模式下解决吗,有的话,告诉我方法,非常感激!

怎么回事.JPG (80.89 KB, 下载次数: 65)

怎么回事.JPG

点评

关掉DRC可以,但是 你完全可以从IC管脚细点 后面粗些!  发表于 2011-11-16 18:00

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11#
发表于 2008-10-22 15:02 | 只看该作者
Value值显示问题
- p% G( U9 X" p5 ^* m! X最近画了一块板,线也弄完了,最后时,老板要求出图制版是显示出VALUE值来,1 {/ o& V: K" z
我用allegro画的原理图,PADS布的线,现在板子布好了,想加进去VALUE值,却不可以;, o: S. y9 f2 v$ \2 ]
关键是我最开始导网表是没在后面加{VALUE}项,打算生成一个新的显示VALUE值的CEO比较下,
- y* }0 D' ^: m. P5 K; T; }结果比对后说NO DIFFERENCE,各位帮忙想个办法,能顺利解决就好,实在不行,最后出CAM图时
# |' i1 U- \3 O2 \9 V2 c只好手工添加了,希望各位能提供好的办法,谢谢!

点评

在ECO比对的时候,必须把comparison页compare only ECO registered attributes的选项勾起来。  发表于 2011-8-18 16:07

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12#
发表于 2008-10-22 20:07 | 只看该作者

LOGIC 的问题

请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:" N- A+ ]* n) \/ g+ g8 E# T* c
pin discrepency    decal gate<1>for gate number#<1>   $ V% Z, J1 a; d9 d
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
1 O; Z$ P2 b, B) N6 a3 l为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了,因此我怀疑是否是软件设置的问题,真诚地请教版主!

点评

在线走到一半的时候双击左键悬空,你将设置里面的allow floating connections打上勾就可以了  发表于 2011-8-23 15:06

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13#
发表于 2008-10-22 20:15 | 只看该作者
原帖由 古域清流 于 2008-10-22 20:07 发表 . _( e8 `3 v( M+ c, |( l
请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:/ l/ D6 Y) l) C) c$ S
pin discrepency    decal gatefor gate number#   
) |3 H! I; z  z5 p* z6 G还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

4 C- H5 r1 Q+ W% I! q# _+ i7 ^0 G$ W: ^8 t3 e0 E1 N' c' o2 }% V
please uncheck
$ x* B# ]9 I4 mallow floating connections

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14#
发表于 2008-10-23 01:17 | 只看该作者
对思齐:  w5 z& O& D$ f# p# @" r' K- a* N
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?& a% e# z4 |4 K  \
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!* u/ L: {9 Y, e1 ?: f
, a" k" l2 a! U( w3 f
2." Y! d) z5 ]( O% c
手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:9 T6 o( M" O1 I1 N/ l
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?
$ d1 m+ m, Y+ }9 mreply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

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15#
发表于 2008-10-27 15:58 | 只看该作者
求助:网表问题
* R8 x! \0 P  ~  z重新装了下电脑结果,输出网表时提示      : 9 O: G$ W* r( [2 v/ [6 x' @5 `& f) s
Design Name: D:\资料\复件 FINAL.DSN4 ]9 d" [8 u1 h( |5 Q6 j) O
[FMT0012] Can't open first output file
: M" a: L6 k( Q6 E7 h  w: l$ N#各位碰到过没有,帮忙啊,先谢谢拉!& K# I1 e3 `% g% J, e3 G$ ^
9 c9 h. S, T9 ?/ a, Q1 n
斑竹救命
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