★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

  k, G' l( |3 ~5 P  i  e, m大家一起学pads!
9 W0 ]$ i# q1 g7 O5 A: f! ], L+ S
9 z  o0 A7 w3 z" O2 I互相学习，取长补短！

% T6 y: Z+ V3 i: T: t大家对PADS软件使用有不明白的地方或有什么心得体会，
/ I7 A* ]/ O5 Z: w; x) \1 L
本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)

5 {4 x1 x+ s9 z
  y3 h  o& [& o( G欢迎跟贴！有问必答!

- _. f) V- g7 m4 f4 J
" S6 h0 ^# P$ s; Q6 [& ]
6 v' o* f. |6 I) `% B6 ~[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]

9 ~' O5 D0 Y5 A; I
由于此贴已过有效期，特开新贴：
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2 \5 E+ q6 h/ ^% ]1 G( R1 D0 i★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
' j% m, r: f8 y' [https://www.eda365.com/forum.php? ... 63&fromuid=1147

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
# o& V. L; r! K% O" u3 ?( m/ F这方面是否有详细的理论解释?
如果需 ...

非常谢谢jimmy回复,



另还有些疑问.请教.
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
1 r$ D7 m5 x4 W" e# K 如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
. n" o7 Q" I* J# S3 Y6 S5 @# {或者是只要求成组的数据线等长?
# [5 p3 {+ W! w3 f9 z又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
; y7 E$ S: C# M# H
另还有一重要问题,
. t% q4 w- n! N; `2 D) C通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
  R' T2 y) W) Z# p" I
一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?
7 A- z$ W2 }' }0 N1 S
另对于双DDR,或多DDR,如何等长?
* X6 x1 ^# l7 b1 K8 g$ ?
3.以前经常有听到较多数据线时,如16根时,
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?


3 N! G$ ?# U. h1 D7 B# K
6 l6 r( y7 @7 z) g6 h
# P: l& ?& F* t& u# f- ?! ]- z7 k

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
4 w2 p) w" B% r. T% E) P  m版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

取消显示标记选项即可。
0 r, d( B! w% y) h" N4 y& j

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。
& t( x/ ]  w1 a: p, \
解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。
- Q* }# |6 ]; y8 q
: Y) Q7 ^& x+ h+ ^1 o0 O! l也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

% g* j# @! z, O( ]/ w中间的散热焊盘只做一个大的就行了。

另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.
0 J# N; Y0 G- V$ q
想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

Ln

$ e0 A/ `( U+ u3 k/ {) @7 Vn是你要切换的层
1 P  L8 j" d; F6 Z
! a) }; T5 x/ J) ?; h9 x比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
! b( i1 T' l: j, a. M9 o: X初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
7 U- m* f# i3 _9 w1 ^这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

) Z0 F6 v$ ?5 d, `1 K  i那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。

我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
我是菜鸟，希望楼主耐心指教

jimmy:

比如创建元件,丝印外框统一做在all layer
$ b7 R) d* e/ `3 G- Y
- m: W- S' G; Q6 }. C2d线宽不低于5mil

$ b" ?" T& X* T0 f1 l  }TEXT等信息不添加在TOP或BOTTOM层

等等...
) Y% j+ i) P" K- J/ c! w
3 o+ f6 Q5 d; r1 ~" `' I& @[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
* c& i, Y7 _9 k# C" Y) t- y
# o! V# h0 J( T+ u: M) i- c4 \jimmy:

: S" h& q7 Q( [) ?& q  ^: K这种修改起来很费时间。
" `' ^8 K* g* w7 c! o6 e
主要跟你的走线习惯有很大的关系。
: e7 K* b8 B3 }# x3 V7 f
7 Z; w1 Q' N: {3 P, o' W我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.

如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

. a! @. }+ a" N! U, }灌铜后将之删去。
: f( r" V; I8 I5 V
[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

, e" q5 q  a# Y+ |# w1 K& |2 h这种修改起来很费时间。
8 c" f$ Y5 B1 |$ K  Z8 r, ?1 e
- b. c; K; `2 m! j2 @6 t: }主要跟你的走线习惯有很大的关系。
% h9 R  G- ~. F+ X: n7 q1 y
我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.

如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
1 Q8 C# A8 d6 E3 r$ T+ g2 f, U错误如下:
" B) m9 `- u4 o/ |/ |Mixing nets EGND CN2 1 FMI CN2 1
( I' r' y! ]) R' f) a2 F/ BCN2.1 LA4.2 TP42.1 RF2.2
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
2 E4 `1 Z5 y/ K8 q; m* BMixing nets FMINT CF6 1 FMI RF2 1
9 a7 R; Y: X& }7 U9 V8 s+ R9 _LF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
Warning: deleting signal EGND
# a% K6 r9 |: l6 m" b1 F5 ^**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
$ h3 L# r& W# i7 C因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
- k' e& ~5 b8 E( b# U( R# x+ A! ?% h; ]看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
还有个“地”的问题
" M* Q+ d! ^1 Z) f* \- ], k手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
& o+ w2 m! X, {8 t2 VTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
$ \% \3 i3 Q: }' l这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
; w# K8 B" ^$ w6 n0 @我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
/ \9 D: A2 `. a5 L  D, l关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
9 ~) \% n, i4 m7 R( m3 Y" h只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
1 K. w8 C: o% `8 ?* Bpin discrepency    decal gate<1>for gate number#<1>   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
) Z# t- }! s  v7 s( I0 bpin discrepency    decal gatefor gate number#   
- }6 j" f  V. o" P& \, ~还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

0 S  m5 O& m: K, I
4 K4 j! y. v& T* Splease uncheck
allow floating connections

tklin

对思齐:
( h  u8 \  P, `2 o5 R1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
( l9 v0 S8 s! C& p4 `# O. G! I
2.
: s; `6 v$ \: y2 ~1 _& K手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
( g- u$ g5 F, Jreply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
% U0 {( V$ a# e: @0 B* S5 K重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
[FMT0012] Can't open first output file
) T" S% X# n% u% w6 U& P#各位碰到过没有,帮忙啊,先谢谢拉!
/ ^. l9 \) J$ p4 k
% g0 j9 z$ g4 K7 o" O& V斑竹救命