★★★ 大家一起学PADS （一）★★★......【有问必答贴】

Audio_diy

LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题
# ^% C0 m5 f% X  e每次按照买的<<ADS 2005电路设计入门与应用>>建立元件库,但点击Check Part 自检时,报错.请指教!!

青虫

creat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。

zltwin

由于层面比较多，如何在PADS 2007里面设置层面快揵键啊

jimmy

原帖由 suguanhai 于 2008-11-26 22:17 发表
# ^0 L+ I* [4 T. V) P) p% l9 B! T请教下楼主,这个PCB应怎样布局才好?新手不知如何下手

8 E! C1 K( h( C! {. ^
. y# N+ m9 \* A1，先放固定件，如按键，输出输入插座，显示屏插座
2，模块化布局。将与各接插件有连接关系的IC和相关元件靠近各接插件摆放
, u6 }. G! ~# D4 l1 [, N4 B3，将主芯片，RAM根据电路连接关系（性能的重要性），比如居中摆放或是靠近相关的电路模块

jimmy

原帖由 yzl624358 于 2008-11-26 22:31 发表
# S9 O" W/ y( pqq群加不进去！

9 |5 v5 A/ o' ~3 k9 B7 ~6 ?人已满，请加入分群。

jimmy

原帖由 suguanhai 于 2008-11-26 22:38 发表
拒绝加入呀

2 v4 G" Z; U- Q4 W主群已满，请加分群

jimmy

原帖由 Audio_diy 于 2008-11-30 14:06 发表
LZ 你好!是一个初学者,目前遇到的问题是在PADS中做库文件的问题
+ B7 C. i9 ~# Z7 k) k  K6 H每次按照买的建立元件库,但点击Check Part 自检时,报错.请指教!!

) T7 o. k2 [1 ^- [+ Q请将报错信息发上来

jimmy

原帖由 青虫 于 2008-12-2 17:55 发表
creat like union和make like reuse两个有什么区别creat like union在看过教程后，觉得和make like reuse很类似，真是这样吗？希望知道点的人讲解讲解2者之间的区别。

两者不同。
* Q- d- r5 ]5 P  |2 ]# J# X5 T
0 o( O8 D8 \+ @; ^. _9 Ecreat like union主要是用来布局时使用。比如有些成熟的模块化电路为了避免layout者将重要元件放到其他模块电路去，
硬件工程师或资深的PCB工程师会将这部份成熟电路做成union,这样子可以避免新手布局犯一些常规的错误。提高布局效率和时间。
' T7 ^2 K7 R& _) G
" q8 ~3 c) L2 d5 P6 v7 Dmake like reuse主要是复用，比如有些RF电路是成熟，稳定，其他机型可以完全复用此电路布局和布线。所以常用成熟电路的布局布线做成reuse,方便下次复用。
+ Q! }# W& T) m/ Z9 `! K- I
! |+ Y4 e/ X9 E8 L
两者主要的不同点是：union主要针对新机型的布局，reuse主要是针对类似的机型借用以前的布局。
+ K& Z0 l  w- n6 K, a! ?) ^
如果是新机型，以前没有同样的电路，相同的布局布线，make like reuse就没有必要了。

jimmy

原帖由 beauty201 于 2008-12-3 17:54 发表
请问版主的28326856群为什么拒绝加入新成员呢

* W1 m, E3 c  C6 i' |
1 ~' N) }5 g  k7 h# K/ }* X人员已满，请加入分群。

jimmy

原帖由 zltwin 于 2008-12-4 15:38 发表
; u) d6 x5 t' T/ }, N由于层面比较多，如何在PADS 2007里面设置层面快揵键啊

3 C/ ]' K6 T5 u6 X. P  _Ln
: H' _, D! f' |( P% R
n是你要切换的层

比如你要切换到第3层，请输入：L3
) X2 v( ]# z7 G然后回车

zangyongchang

原帖由 loveineda 于 2008-10-10 13:18 发表
" `; c& c& E' y" U. {8 n初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
+ L& M; {0 }, v6 w! p这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

我仔细看了一下发现，两个元件不在一个层，电容在底层BOTTOM。IC在TOP顶层

zangyongchang

那不是错，是正常的！

zltwin

由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊