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求高手帮忙
我在处理DDR的时候,由于是用ORCAD生成的,所以在pin pair中有一些不能满足要求,例如:* ^6 ]2 O) S6 o! S3 s/ t
| DDR IC1 |4 }, E$ C: a: y& e* y* v7 i
source(ADD0)--> | DDR IC2 | Pull up(1.25V)
3 G7 R7 ]+ h4 t! ^+ B8 u" G% x | DDR IC3 |
" y3 c3 ]+ l7 |; V* q | DDR IC4 |
* l% Z8 ?' k1 v7 g即:ADD0上拉,ADD0至DDR IC 1/2/3/4等长,但是在Pin pair中出现的是:ADD0-->DDR IC1 DDRIC1-->DDRIC2 DDRIC2-->DDRIC3 ADDO-->DDR IC4 DDR IC2-->+1.25v.是不是我必须得到ECO下一个个的更改 Pin pair呢?即改成:ADD0-->DDR IC1 ADD0-->DDR IC2 ADD0-->DDR IC3 ADD0-->DDR IC4 ADD0-->+1.25V,然后设定布线规则。着急啊0 l7 D9 [" ^+ @2 i" m) o: `
+ I, c& w) I- W) S
回复:4 L! G7 h1 @+ H* A. U. p$ w3 H9 y; i
你的pin pair有点怪,你能否将这部份的原理图截图上来呢// P5 V- U) O# \: q2 `
% d: b* i0 c5 B$ T O5 D1 W如果你的网表就是ADD0-->DDR IC1 DDRIC1-->DDRIC2 DDRIC2-->DDRIC3 ADDO-->DDR IC4 DDR IC2-->+1.25v,' h# O) x! f' K( V+ a
6 w0 S5 W+ r* [" Z% y' r$ y
是不允许改ECO的,那样会改变了整个的连接关系.7 n( A6 b( c/ p4 {' |# j
7 ^% x; B% b; n( P5 E* r. E建议你把这部份的图纸发图上来.
2 g- ~3 I8 {3 `! q* t& |, d8 P) ~5 U* G6 G$ i! v2 G
[ 本帖最后由 jimmy 于 2008-12-23 21:04 编辑 ] |
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