《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

li_suny · 发表于 2012-11-30 15:53

本帖最后由 li_suny 于 2012-11-30 16:11 编辑

fenqinyao 发表于 2012-11-30 15:27
+ v+ @' n' D" z' T' {我们的产品一般都是使用HDI板，只是有个别产品为了降成本使用通孔，但会要求塞孔，这个比使用HDI板来说还 ...

现在，在Expedition里实现这个功能还是比较容易的。

首先在软板的位置，做两个腔体（可超出板框），分别为1-2，和3-4层的腔体。然后就可以达到你设计的目的了。
器件会自动沉降到2层和3层。

我在Expedition里做了个简单的例子，你可以看一下，见下图（2D和3D）。具体操作方法，你参考书里的“腔体和芯片堆叠设计"一章。
有问题再交流。

yth0 · 发表于 2012-12-1 10:19

本帖最后由 yth0 于 2012-12-1 10:23 编辑

li_suny 发表于 2012-11-27 00:12 8 e/ T5 R4 y- T' a3 B
1.这个问题正如你在前面帖子里提到的，通过net class to net class这种方法比较麻烦，尤其当这种网络很多 ...

fenqinyao的第一个问题我很早以前就有过疑问，但一直没有好的解决方法。很多情况下都需要这样的设置，比如网络A相对别的网络电压高，它和别的网络的间距就要设的大一些，但网络A自己的过孔焊盘之间的电压几乎为零，如果还用大间距就很浪费空间了，如果能单独设置同一网络的间距，那么就可以把A自己的间距设置的很小。再一个你在115楼说的方法只能用于过孔和焊盘之间吧，但如果焊盘和焊盘之间就没办法。
真心希望李工能找到完美的解决办法，最好能向Mentor提出建议，在规则设定里增加这个内容。

pcb_mingchuang · 发表于 2012-12-3 14:07

请问怎么把CES里的线长数据导出成文件。

li_suny · 发表于 2012-12-3 20:12

本帖最后由 li_suny 于 2012-12-3 20:14 编辑

yth0 发表于 2012-12-1 10:19 % Y/ x# A! U6 o( v. D
fenqinyao的第一个问题我很早以前就有过疑问，但一直没有好的解决方法。很多情况下都需要这样的设置，比 ...

如果这种网络比较少，则可以设置为特殊Netclass，然后通过Netclass to netclass Rule,设置同网络小间距。

如果所有的网络都这样，Netclass就会太多而缺乏操作性。我会给Mentor提出建议的。

li_suny · 发表于 2012-12-3 20:29

本帖最后由 li_suny 于 2012-12-3 20:31 编辑

pcb_mingchuang 发表于 2012-12-3 14:07 $ [2 y4 S) ?8 R/ P
请问怎么把CES里的线长数据导出成文件。

CES的实际线长数据好像导不出来，你可以用Expedition Output菜单的 Report writer 输出实际线长文件。

278529735 · 发表于 2012-12-4 08:58

li_suny 发表于 2012-11-27 20:32 4 A: K( u' Z$ L( h9 @5 d0 Z# p
Mentor的仿真目前都统一到Hyperlynx 系列：包括功能仿真的Hyperlynx Analog，信号完整性的Hyperlynx SI ...

好的，谢谢啦！！
另外我在网上看到有个ICX软件也是MENTOR的仿真软件，这个主要是做什么的？？
谢谢！！

li_suny · 发表于 2012-12-4 17:57

278529735 发表于 2012-12-4 08:58 ' [' D! B+ J ]: _
好的，谢谢啦！！
6 y8 m1 u( ]( Y, K/ K: R 另外我在网上看到有个ICX软件也是MENTOR的仿真软件，这个主要是做什么的？？
; `" R! G# Z7 H# m" O8 w9 U谢谢 ...

ICX也是Mentor的一个信号完整性仿真软件，以前结合Boardstation系列用的比较多。
现在Mentor的重点放在Hyperlynx系列上，Hyperlynx吸收了ICX的一些优点，变得更加强大，而ICX本身感觉会逐渐淡出。

278529735 · 发表于 2012-12-4 22:36

li_suny 发表于 2012-12-4 17:57
, b& M8 ~9 ?! g" fICX也是Mentor的一个信号完整性仿真软件，以前结合Boardstation系列用的比较多。
2 B/ |/ y4 f' Y0 Y% i现在Mentor的重点放在H ...

Li_suny 非常感谢！！还想请教下面两个问题：
1. Hyperlynx该软件我也了解了一些，要用这个的话，需要知道IBIS模型，那有关这个IBIS模型一些厂家会提供的，但是有些芯片可能就没有这些模型，该怎么办？
2. Hyperlynx要进行仿真的话，大致步骤是这么做的？有这方面资料或者书籍可以推荐下吗？我对用这个软件仿真很感兴趣，主要是想在做PCB之前、布局、布线、PCB画完后做SI、PI、热分析、EMC仿真，谢谢！！

li_suny · 发表于 2012-12-6 00:59

1.模型如果没有的话，可以通过IBIS WIZARD来建，需要知道器件的一些参数，通常可通过datasheet获得。
2.Hyperlynx最近功能变化比较大，目前还没有新书，《SiP系统级封装设计与仿真》只是在最后一章讲了一些相关的仿真，讲的比较基础。

Mentor工具的短板就在目前资料和书都比较少。

pcb_mingchuang · 发表于 2012-12-6 15:27

li_suny 发表于 2012-12-3 20:29
& K# i2 M0 H+ lCES的实际线长数据好像导不出来，你可以用Expedition Output菜单的 Report writer 输出实际线长文件。
. e% H& J, U/ ?" E! T ...

谢谢！

li_suny · 发表于 2012-12-7 14:02

li_suny 发表于 2012-11-30 15:53
/ X* }5 c4 h2 z$ L5 N/ j现在，在Expedition里实现这个功能还是比较容易的。% C5 y* R8 s0 |/ H) U1 P2 p

- N: L o- q. {8 `2 W$ `& r首先在软板的位置，做两个腔体（可超出板框）， ...

206页的图12-10 即为芯片下沉到内层的情况示意。

李泽尚 · 发表于 2012-12-8 09:04

看到mentor里CES中可以对叠层设计，还可以算阻抗，但是弄来弄去不是太明白，请求指点啊。
附件如下图：

有几个问题：1、为什么表层的叠层命名无法修改？
         2、表层的铜厚为电镀后的铜厚还是指平常我们常用的0.5、1、……盎司来折算？
         3、是不是内层的金属材质选中后就不用填写频率/阻抗曲线、热导率，loss tangent？
         4、铜为导体，应该不存在Er值，但为什么不能填写0，要填写多少合适？
         5、选用的PP片假如由多片组成，Er值怎么算，厚度是直接将两片理论厚度叠加的厚度吗？
呵呵，麻烦李老师了，方便的话，有没有贵司关于这部分的文档介绍共享下。

li_suny · 发表于 2012-12-8 11:51

李泽尚发表于 2012-12-8 09:04 ' B+ W! V/ z5 g0 ?8 q0 p
看到mentor里CES中可以对叠层设计，还可以算阻抗，但是弄来弄去不是太明白，请求指点啊。
6 Y; t4 [% Z% f& Q* J! D( U6 M附件如下图： z" t& F5 ?! z* B
) Z8 A- B; e3 ]
...

1.每一层的命名都可以修改，在Layer name 栏直接修改就可以。

2.一般情况，厂家会根据要求使得最终金属的厚度和设置一致，应该是“铜皮厚度-腐蚀+电镀”后的厚度，一般也会有一些误差。

3.是的，一般PCB默认的金属材料铜，铜的热导率227左右是固定的，如果像MCM设计中用到金或者钯银等金属材料则需要更改这些参数；损耗包含铜损和介质损耗，所以除了金属层外，还跟介质层有关系。对于PCB设计，你只需要选择合适的材料就可以了。

4.Er是个相对值，所以应该填1，但考虑到即使金属层，在压合时金属周围也充满了介质，而且介质所占的比例通常大于金属，所以用介质的Er也是可以的。

5.如果PP是采用多片叠压，而且材质不同，厚度可直接相加，Er则需要根据比例进行加权计算，这个厂家会帮你算好的。
FR4本身也是混合物，主要由树脂和玻璃纤维构成，树脂的Er为3.5左右，而玻璃纤维为7左右，当玻璃纤维含量增加时，Er则会增加，反之亦然。这也是我们看到很多类型的PP，其Er值不一样，对照它们玻璃纤维和树脂的含量就可以看出来了。

问题很好，希望也能给更多人帮助。

我目前还没有标准的文档，只是根据自己以前的一些工作经验作答。

miaoyu00 · 发表于 2012-12-8 12:00

不知道是否适合自己，我用的是EE07

li_suny · 发表于 2012-12-8 12:20

miaoyu00 发表于 2012-12-8 12:00
2 Q$ W) i. A9 e( _3 i不知道是否适合自己，我用的是EE07

应该可以，书是基于EE7.9.2编写的，流程和PCB一样。

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