★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

请问MASK点是不是只能放在主板上,不能放在工艺边上呢？
7 ^, g) d5 k& Q  t# |8 v

6 C; n: S1 y4 P' f5 E& ]3 gjimmy回复：MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点，保证装配使用的每个设备能精确地定位电路图案。
% J1 a1 Y  v& t, Y9 ?4 k: u+ M
' p9 F$ q; D  q$ t* @% G5 G+ P因此MARK点对SMT生产至关重要。

MARK点按功能作用可分为以下三类：单板MARK,拼板MARK，局部MARK.

你说的放在主板上的MARK点是局部MARK和单板MARK，这是必不可少，必须要放的。

! V. {& Q5 p( @8 ], E如果有拼板，工艺边也要加MARK点。

# h2 \, m0 G6 `
$ Z* j9 W2 N- l' ~9 A7 L

3 P( I- h* Q+ r; p7 G1 K看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办？

jimmy回复：如果主板空间实在非常非常紧张，可以将MARK点做小一点，不要外面的保护环也行。实在不行，就只能在工艺边上放了。

还有请问SMD 的CPU各位有加上MASK点吗？
9 b5 o, n# Y( u/ o" H
jimmy回复：如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。
: S8 ~# T1 r& l+ T9 U3 z0 [. A' J
有人说要加上,有人说没差别,到底需不需要加上呢？

% S+ l* _& \6 fjimmy回复：MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点，保证装配使用的每个设备能精确地定位电路图案。

因此MARK点对SMT生产至关重要。必须要加。

jimmy

lht-tz 发表于 2013-11-23 16:15
JIMMY你好！

( _& o0 X( P5 V# Y+ T+ I
6 y9 g- Q, I* y3 C+ |: q9 {, ?- W
  M) L: \5 {. h如果原封装是最大层，使用时也需要设置为最大层。
( Y. o% ~* k6 b3 I
! ~* N% K1 O3 L( E8 g- g2 L/ {做库时不建议使用最大层，没有这个必要。

: s- J4 E% k2 k% O6 i% C比如丝印层原先是26层，做成最大层后就变成126层了。不符合工程师的常用设计习惯，增加了光绘文件出错的机率，也不利于这个封装的循环使用。

yanyeh89

jimmy 发表于 2013-11-25 09:48
& w; J/ d4 j& W2 ?# U, a: w1 ]如果原封装是最大层，使用时也需要设置为最大层。

* ]. ^0 y$ J, K: i2 i& I: F做库时不建议使用最大层，没有这个必要。

7 R5 Q- K4 |1 KJimmy请问下这个是什么原因啊？在layout中器件不能移动，选中之后就放不下了，在rounter中出现了截图所示的那种情况

lcw

yanyeh89 发表于 2013-11-26 10:23
8 q# }; q# }' K5 r# |& P/ w+ yJimmy请问下这个是什么原因啊？在layout中器件不能移动，选中之后就放不下了，在rounter中出现了截图所示 ...

: q* T7 g  b# V: ^4 ?, K) V* M1 p键入DRO后，回车。
+ \+ d) y/ o8 \  U( U9 ?# q
& A6 \1 |5 M2 X" V

flywinder

jimmy老师，看了IPC的板子，

0 X' Y! j" q5 ^' y看到上面DDR3的地址线A[0;14]分成了两组走线，

不是说地址线要在一组走线吗，有点疑惑

rose_333

! p' M- T0 G- H
7 f% D) B0 j# f/ U) o* o* ~- ?LOGIC中的hierarchical有什么用，如何用？
logic中可以分成很多页，再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。

请楼主出来解惑。多谢。
) k8 v' V1 n; |
7 m9 v" ~! T) y1 }) D. e) [, K
( v- t# z) X& e7 C) g# n( h楼主回复：这是层次图。
' p! Q* Y+ I) s  [( p
, o" D' u- j6 o; }: b没使用前：
. c5 m) {8 V) w3 [/ d5 {0 a+ u( ~$ G
- v/ [. I7 i: O" L. C( f6 Y
6 L; n1 K3 {& _7 \8 j$ [5 w. A, b
2 G$ {3 c- i: y7 N使用后：电源流向更为清晰
. p$ ^# i: c. R. ]: B6 G, t4 |

flywinder

flywinder 发表于 2013-11-28 11:32
jimmy老师，看了IPC的板子，

1 g! S' ]3 F% Z# h' N9 {看到上面DDR3的地址线A[0;14]分成了两组走线，

同组同层难道只是针对数据线的？

rose_333

jimmy 发表于 2013-11-8 09:29
layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必 ...

+ K. O' }! C3 K1 i$ ]pad9.3没有autofloodon file open 的功能，你用的是最新的版本。

rose_333

“2）如果板内有多个电源，比如20个，铺20块电源铜皮的时间将会远多于用负片操作，铺正片铜皮难免会修修补补，而编辑antietch就太轻松了。”

, f/ i! E3 q( l  f) B& R很喜欢这个功能，我用的是pads9.3,没有找到这个功能。

找到了auto plane separate功能，可是老是出现问题，实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主，要怎样做？盼回答哟。谢了。
) _5 R! J$ _, E( }) E- k' Z' E9 x
& ]5 B/ I  z, n) P

chenjf

jimmy 发表于 2013-10-11 14:04
, S: f+ H! t7 B7 }: |; ?0 X中间的散热焊盘只做一个大的就行了。

. A& V' v. M: G0 W' A- j另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的 ...

9 P5 j" I( v8 ?2 {3 x. }这招好呀，呵呵，真方便

chenjf

jimmy 发表于 2013-4-11 13:24
# M6 |( U* U, a0 [& W8 Y四个文件都要复制。

% @3 a" ?5 B! k. E请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东，
  v; D9 B0 G$ S# f这是属于没事找事的疑问，可以不回答，谢谢

chenjf

yaxis 发表于 2013-4-11 13:47
8 Y' H; K  F! [' Z: r; p还有个问题请教下，出gerber时，为什么出一个层的gerber会选中两个层，比如出soler mask top时，layer设置 ...

, C: V1 Q+ v$ w1 D) ]6 ?楼主，细心，很有必要的问题，也想知道

chenjf

jimmy 发表于 2013-4-12 15:30
& I% Q. C. o. q7 [& I, Q( R% E+ E还有个问题请教下，出gerber时，为什么出一个层的gerber会选中两个层，比如出soler mask top时，layer设 ...

top和top soldermask应该可以这样理解吧：
2 A7 _5 s2 A6 a8 p) Q% F1 ^9 j                          top针对top层元器件焊盘对应的solder；
; ]: I% T$ Z% C                          top soldermask针对焊盘意外的solder，比如人为开窗，比如有为老兄说为了增强导电、散热而手工绘制的soldermask。


' i$ ~% p- T( E# h至于，出光绘时top soldermask层选中via时针对via开窗，没有选中via时无视via，呵呵

tianyia

各位大侠。GND走线、铺铜离信号走线的距离需要多少？太近会不会产生EMC问题？

lht-tz

你好！
! S' F* w7 J& m. [我使用的是PADS9.5.1
- q: {% Z* u2 M/ p9 S" f' G在router我删掉以前走线就弹出
感觉每次我敷铜后就会出现莫名其妙的报错，导致想在原理基础上改板相当困难。
* @) N% y1 }8 z3 o7 d4 Z GOLF7-GPS-fixture-v1.0.rar (284.2 KB, 下载次数: 9)

2014-1-9 14:14 上传

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