EDA365电子论坛网»电子社区 › EDA工具&PCB设计› Cadence Allegro论坛

Cadence Allegro论坛今日: 20 |主题: 34050|排名: 2

版主: superlish, flyingc381, huxiao119, dzkcool, alexwang, 這侽孓譙悴丶, 阿杨, eda_lxp, peter1121, 紫菁, Heaven_1

推荐主题

1 ... 72 73 74 757677 78 79 80 ... 1362 / 1362 页下一页

最新 \| 热门 \| 热帖 \| 精华 \| 新窗筛选：全部主题全部时间排序：最后发表 \| 显示置顶


如何能增强BGA与pcb 板的附着力 11人参与	tusili2022 2023-3-3 17:24	11 891	tao 2023-3-21 17:46
17.2建pad时不能选择非电镀的，该怎么解决？是用thru pin还是microbial建啊 1人参与	bbj 2023-3-21 16:32	2 494	bbj 2023-3-21 16:54
請問 17.4 import sch 4人参与	penny190 2023-3-20 10:10	6 440	penny190 2023-3-21 15:14
ALLEGRO中net group又添加到netgroup怎么删除 3人参与	万万没想到 2023-3-20 17:18	6 1009	万万没想到 2023-3-21 11:32
PORTRIGHT-L,PORTRIGHT-R等DRC错误 2人参与	bluskly 2023-3-20 16:14	2 496	bluskly 2023-3-20 21:18
orCAD Allegro PCB未响应白屏卡死 1人参与	ifisong01 2023-3-20 17:49	1 423	ggfhkl45 2023-3-20 18:04
17.2 update to smooth时会闪退，有知道的吗 1人参与	bbj 2023-3-20 17:06	2 408	bbj 2023-3-20 17:43
net group怎么删除？ 5人参与	diaocy 2020-12-15 12:05	11 3816	万万没想到 2023-3-20 17:20
求助！Analysis Modes无法打开 1人参与	苦咖啡 2023-3-20 17:08	1 401	Mcu_001 2023-3-20 17:18
为啥出gerber时，在pastemask 层，会有底层和顶层重叠的器件 4人参与	panhaojie 2023-3-20 14:31	5 698	intX 2023-3-20 16:12
板子崩掉，打不开 7人参与	鬼卿y 2023-3-6 09:34	9 877	sphai 2023-3-20 14:15
allergo 16.6 DDR等长 6人参与	a20061475 2023-3-10 20:42	6 584	dzkcool 2023-3-20 12:42
Intel 区域规则内补偿阻抗的skill 12人参与	温雷雷87 2019-10-14 16:02	10 1689	wang190359 2023-3-20 11:26
Schematic and PCB file G31 14人参与 ...2	williamyeo 2023-2-21 15:00	19 1379	234500317 2023-3-20 09:15
Cadance 17.4 丝印自动居中功能 2人参与	fanliqiang 2023-3-19 11:39	2 1779	451506709 2023-3-19 16:40
cadence16.6软件的问题 2人参与	chanfu 2023-3-17 15:59	2 320	koni 2023-3-17 20:29
请教一下负凹蚀 1人参与	tusili2022 2023-3-17 17:58	1 341	niubility 2023-3-17 18:03
關於 17.4 Align 3人参与	penny190 2023-3-17 09:42	8 526	penny190 2023-3-17 16:32
器件靠太近时能为啥不报错呢？求解~ 2人参与	leoyin 2023-3-15 11:31	3 694	leoyin 2023-3-17 02:53
485 232 还有can这种线需不需要使用差分布线规则 5人参与	风吹过后 2023-3-16 13:42	5 744	aarom 2023-3-16 23:52
spb22.10.002 hotfix,7天有效 116人参与 ...2 3 4 5 6..8	tangqianfeng 2023-2-11 19:12	119 5359	cedricfan 2023-3-16 22:21
cadence APD/Sip 论坛里做封装设计的来举个手 14人参与	pjh02032121 2012-8-30 14:07	12 2196	胡椒盐 2023-3-16 21:13
Allegro封装高度，新手，请各位大侠帮忙 16人参与 ...2	风吹过后 2023-3-13 13:44	17 1645	lc1234 2023-3-16 17:04
请教一下，在走线时，走线的两头拐角处会有两个点一样的线，有办法能批量处理吗？ 3人参与	tangqianfeng 2023-3-14 17:17	4 505	layout1980 2023-3-16 11:36
关于cadence导出网表失败 2人参与	风吹过后 2023-3-15 13:52	2 331	Maskman 2023-3-15 16:03