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zhou4055 · 发表于 2009-1-18 21:34

是啊.

mikle517 · 发表于 2009-1-19 13:58

这个不错，学习下~

xiaokira · 发表于 2009-2-5 16:25

我问一个弱弱的问题哈：在时钟同步系统中，时钟CLK和数据的logic time（或说的笼统一点flight time）一般是不一样的，所以才会通过一些手段来完成两者的匹配，我能这样理解吗？

okang · 发表于 2009-2-8 16:39

那个板凳看，大家的讨论好精彩啊~~

okang · 发表于 2009-2-8 17:08

请问在进行clk仿真的时候，如搂住所说由于时钟要求严格的单调性（姑且认为只在上升沿采集数据），那接受端的Vil和Vih，应该设置成什么值呢？我现在用的方法是将Vil和Vih设置成相同的值（实际操作的时候将Vil和Vih之间有个很小的差值），大概就是将Vil和Vih取一个加权平均数（也有取归一化值得，但是这个具体方法不太了解）
请问接受端的Vil和Vih，与驱动端Vmeas，有什么具体的联系么？是否也需要保持一致？
假设接受端的Vil=0.8,Vih=2,驱动端Vmeas=1.8,应该如果设置呢？如果推广一下，假如驱动端Vmeas超过了接受端的Vih这个应该如何理解呢？
期待楼主的精彩回复，也希望各位看客能给出自己的答案，谢谢

roseknight_gao · 发表于 2009-2-9 14:35

学习，学习，再学习

ale177k · 发表于 2009-2-11 17:55

以前粗略看过，没这里讲得这么精细，呵呵

hust_yojin · 发表于 2009-3-4 16:03

学习中

viafire · 发表于 2009-3-12 13:46

看来要顶啊

58710780 · 发表于 2009-3-20 16:27

谢谢分享！
学习了很多。

oneapple · 发表于 2009-3-23 12:26

大致看了下，写的不错，下午仔细看看，学习一下

shuizhilv · 发表于 2009-3-23 15:23

进来学习一下~~~似乎有些图看不到。。。

tuoluo1980 · 发表于 2009-3-24 08:11

学习学习了

oleole · 发表于 2009-3-25 22:41

多些版主

jesuswilliam · 发表于 2009-4-11 23:19

好贴啊，跟进，收藏！

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