【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

forevercgh

SQ所谓的时序仿真功能事实上是在一个测量和套用公式的过程。
' W% i+ A0 W/ f' S% S& b（想起allen版主的一句话：会用软件不代表什么，理解软件的工作原理才是正道----软件中计算的理论基础）
3 }4 m3 T8 ^' Y+ |+ r9 z& d（顺便提一下，利用Hyperlynx你一样可以实现时序计算，只是更多的工作量要自己去做）

测量：
* e8 [/ q/ x. W3 j% B1.实时的buffer驱动能力设置（slow，typical or strong）
5 b/ H6 o3 h+ A2.flight time的选择（max or min）
, M3 E% f6 i! `% R$ ?3.AC test condition的确定
4.修改模型，确保model的正确性
- J3 o9 x3 T. Z5.注意同时考虑rise and fall edge
6.skew及jitter的考虑
......

今天先开个头，后面会陆续补上，欢迎大家交流探讨。。。。。。。。。。。。

cousins

hugeme 发表于 2013-12-16 16:06
/ _! y0 r8 @; _. X0 |, Q2 g$ N0 x问下，如果我们直接使用IBIS模型，外接测试负载，测量电压到VMEANS的时间是得到的bufferdelay还是得到的 ...

不要抓Vmeans
抓Vthreshold
timing 应该以读AC threshold和DCthreshold为准
通常是包含了TCO的 ，具体你可以咨询供应商
  况且你再设计的时候一定会保证建立裕量和保持裕量，TCO通常是不会大于整体skew的
' Q- O0 ~5 @. ]. a4 q

hero1380

forevercgh 发表于 2008-5-20 12:37
需要罗嗦一个问题，所有的参数的采样点都是pin，而不是die（大家基本都在使用的可不是裸片，没法die上直接 ...

" o6 V& ^( X3 [; E如果说所有的参数的采样点都是pin，而不是die，对于测试来说是方便了，可是和allergo定义的first switch/settle time貌似die啊，如果是pin，那应该是对应图中红圈中的点，不知道我说的对不对。

hugeme

forevercgh 发表于 2008-4-24 10:38
0 l1 O; X1 j# y2 I/ v兵马未动，粮草先行。
# K- V0 G1 v+ u. P先从时序分析的一些概念入手。

问下，如果我们直接使用IBIS模型，外接测试负载，测量电压到VMEANS的时间是得到的bufferdelay还是得到的就是包含logic delay的TCO呢？

forevercgh

兵马未动，粮草先行。
先从时序分析的一些概念入手。


' Q  [, B+ d" O" R# Btco
----clock to output delay
, r: i+ x5 H# ^' @/ Z" d/ U2 b指时钟触发开始到有效数据输出的器件内部所有延时的总和。Tco 包含缓冲延时buffer delay和逻辑延时logic delay。
这是个及其重要然而又被许多人错误理解的问题。

% R0 ~- J2 Q- Q9 B$ plogic delay
A、B点间的delay就是logic delay，从输入端（A点）的时钟触发到输出缓冲器（B）触发的时间间隔。
logic delay是由IC本身决定的，其延时信息厂家是以SDF（static delay file）文件提供的，在design的那一刻就被工艺参数和电气所决定
0 @6 I' I' r! f" dbuffer delay
! v# B" X- e! T4 f% l- sB、C点间的delay是buffer delay，是指信号经过缓冲器达到有效的电压输出所需要的时间，从下图看即为从B点buffer开关的时间t=0点开始，到C点电压达到Vmeas的时间。
buffer delay是和load情况密切相关的，这里看到的是一个50ohm的测试负载，这仅仅是一个例子，不同的芯片其测试条件一般是不同的

2 }6 `0 W, J3 l( y许多人误认为Tco就是buffer delay，这种理解是极其错误的。
+ [; k& l0 g5 Z; E+ a( i; T3 e

1.负载特性决定了buffer delay的不同（variant due to different load）
! W! v0 w9 K3 f6 o& s# V2.IC design决定了logic delay的确定（constant）


由tco = logic delay + buffer delay 可得，Tco的数值也会随着load情况而变化
9 }8 h: i# p9 n& v. a可我们在datasheet中的tco又是如何得来的呢，这就要讲到AC test condtion的问题，进而讲到修正，Vmeas等等
$ o5 a; T1 \( I/ N: @
欲知后事，请听下回分解

stupidboy

什么东西？瞅瞅

stupidboy

非常好的概念分析，感谢楼主

stupidboy

楼主可以解释一下为什么buffer delay 跟负载有关呢？理论一句可否透露一下
) ]) N  }5 b3 _6 \% R本人密切关注中

sleepyingcat

看看!

cmos

问下，SQ是什么？

cmos

原帖由 stupidboy 于 2008-4-24 10:47 发表
楼主可以解释一下为什么buffer delay 跟负载有关呢？理论一句可否透露一下
  u8 p& O: b. l. W本人密切关注中

+ J' J$ R) p; r& D4 B% C  j' \
$ {6 s' e8 Y- e3 ~. u4 zbuffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。

libsuo

原帖由 cmos 于 2008-4-24 13:29 发表
4 w7 M/ l) k! S  r: h5 l, }
) }2 q6 y2 f1 b7 @$ {# C- s
buffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。

0 Y9 o( g! S6 z5 e6 b+ W牛拉车，这个比喻好。牛过冲了，吊沟里了

libsuo

不过这说法好像有点问题，轻负载时BUFFER输出肯定在设计上要能够保证输出信号的正确性，负载过重时应该会有信号紊乱的情况，不能保证信号正确输出。就好像牛拉的车太重，脱力了。不能保证准时到达，也不能保证每个拉到地方都是原来的样子。
# D9 ^8 k/ ~2 |
0 Z' t* x- v8 m如果轻负载时也出问题，那岂不是轻负载时的设计也变复杂了。

libsuo

原帖由 cmos 于 2008-4-24 13:17 发表
问下，SQ是什么？

Cadense里面的仿真软件SPECCTRAQuest

cmos

你所说的负载重有信号紊乱的情况，可能源于你的拓扑，每个到达点的不平衡，会影响其他的分支。
负载轻的设计自然复杂，因为buffer都是按照重负载选择的。1拖1在best case肯定会有过冲得问题。
3 X' }* {- u2 T9 Y' Z
1 ?* E6 W1 T7 S" S" j而且过冲比重负载更危险，重负载最多时序不对，过冲会打坏芯片。

superlish

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