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问题一：版主在讲buffer delay时，图中的C点输出的是CLK还是Data？
8 {/ |0 U0 ?: B1 L/ Y n; _ 如果是Data，Data在Clk的参照下输出，所以有Logic delay。8 U" c, Z9 {2 t0 y; _
如果是clk，则C点输出的clk是由A点输入的clk处理得到的。
% c: z; Y3 {1 P 这样理解对吗？
) _3 y5 c9 y& ]/ L A点输入的CLK是驱动信号吗？（晶振产生的clk或别的IC提供的clk）( [4 F- D4 L7 b, s
我们在用SQ仿真时，仿真图上只有buffer delay 没有Logic delay ，是这样吗？
" X5 {, A) _% F0 U0 c* l7 x4 k, Z1 \ 那logic delay 对我们没什么作用，是吧！
( ], T2 N1 b" \; z, i& l! k0 ^/ j问题二：版主说实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。$ Z/ `& n$ Z, s7 X- ^/ J: v! ]; W
) s( t8 S4 e k5 A
我们将IBIS模型中的输出参数更改为实际的负载参数，就可以了吧？
' B H, Y+ f9 |. @1 f3 m; c3 s问题三：版主在37楼的图片中，buffer delay waveform 对应下图中的A点波行吗？driver waveform对应c点波形吗？$ z% N: q3 p8 G7 t3 X+ {1 J( O
1 f: V3 N% U; g# v" n$ x7 d谢谢版主回答!!!! 不胜感激，嘿嘿！！！ |
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发表于 2008-10-9 11:30
发表于 2008-10-16 11:41
楼主