【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

demon_wang · 发表于 2008-10-17 17:15

很热闹啊，看看

lj905722 · 发表于 2008-10-20 16:04

期待SQ已经很久了

happybai · 发表于 2008-10-20 16:40

学习中

Iric071 · 发表于 2008-10-21 10:25

我没接触过仿真。。顶了各位再学习。。。。
不晓得你们所说的仿真是不是zuken里面有的那个什么ansoft,lightning,傳輸線分析一樣阿...都沒整過阿

hpcbdesign · 发表于 2008-10-21 11:22

学习一下

ivyyvi · 发表于 2008-10-21 15:16

应该是资料吧，瞅瞅，谢了。

liulinjievvv · 发表于 2008-10-26 09:42

正在学习SQ，楼主是强人啊！

liulinjievvv · 发表于 2008-10-27 21:00

问题一：版主在讲buffer delay时，图中的C点输出的是CLK还是Data？
         如果是Data，Data在Clk的参照下输出，所以有Logic delay。
         如果是clk，则C点输出的clk是由A点输入的clk处理得到的。
         这样理解对吗？
         A点输入的CLK是驱动信号吗？（晶振产生的clk或别的IC提供的clk）
         我们在用SQ仿真时，仿真图上只有buffer delay 没有Logic delay ，是这样吗？
         那logic delay 对我们没什么作用，是吧！
问题二：版主说实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。


12.JPG (37.96 KB, 下载次数: 17)

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2008-10-27 21:00 上传

我们将IBIS模型中的输出参数更改为实际的负载参数，就可以了吧？
问题三：版主在37楼的图片中，buffer delay waveform 对应下图中的A点波行吗？driver waveform对应c点波形吗？

谢谢版主回答!!!! 不胜感激，嘿嘿！！！

forevercgh · 发表于 2008-10-28 21:06

问题一：时钟同步系统中，C点为所有参考CLK的信号。当然不会是CLK
问题二：有人提出过这种方法。我没去验证过，你不妨自己试试。不过，datasheet给的timing参数是test load参数。你即便在IBIS中修改了，也没意义啊，一样是要修正Tco。
问题三：C点

大家多多讨论啊

我的都是一面之词

xiaopengzi2001 · 发表于 2008-10-29 11:38

各位大大好腻害哦，呵呵，学习学习

huangbin1984 · 发表于 2008-11-7 14:37

我也来报道学习了~

yingxionga · 发表于 2008-11-8 22:32

学习了不少知识

路人丙 · 发表于 2008-11-24 17:25

看看，谢谢！！

richedy · 发表于 2008-12-2 09:59

谢谢,辛苦了

beibei205 · 发表于 2008-12-5 14:19

学习学习

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