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求助:DDR(1托2)3层走线,如何规划

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  • TA的每日心情
    开心
    2024-12-4 15:11
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    [LV.8]以坛为家I

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    1#
    发表于 2014-4-4 16:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    本帖最后由 sapphire1227 于 2014-4-4 16:47 编辑
    & O' X# B! t: N! Z' V' H7 Z
    - Z; ]6 s  l" W0 J+ ?0 |1 X各位大神,小弟遇到一块板子挺棘手的,请指导一下。
    , ~( V+ ^1 l% T4 V: S之前是八层板四个走线层,现在为了压缩成本,需改成6层板,之前我设置成(TOP,GND,SIG1,SIG2,PWR,BOTTOM)保留了四层走线,领导直接否了  老大意见是要做成(TOP,GND,SIG,VCC,GND,BOTTOM)层叠,(板子速率500M左右,3个走线层,如何保证等长等距?)

    DDR2.zip

    549.86 KB, 下载次数: 158, 下载积分: 威望 -5

    该用户从未签到

    2#
    发表于 2014-4-4 17:01 | 只看该作者
    为了省点成本,也考验工程师的功夫啊,这种减少层的板做法,只有重新设计:借用你现在文件中的设置规则,层叠就不要借用啦,再重新布线,布局方面变动看看有没有可优化的,尽量少变动。 (我看其它工程师是这样做的,)

    该用户从未签到

    4#
    发表于 2014-4-5 08:31 | 只看该作者
    三层等长等距,难吧。两层还是表面层

    该用户从未签到

    5#
    发表于 2014-4-5 14:03 | 只看该作者
    哈哈我看了问题不大。能做出来
    0 K6 J5 G) f  C! j4 b  a
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    2024-12-4 15:11
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    [LV.8]以坛为家I

    6#
     楼主| 发表于 2014-4-5 16:41 | 只看该作者
    JIMDENG 发表于 2014-4-4 17:014 R0 V$ S, h; d# j. I0 k9 p$ q2 _. R
    为了省点成本,也考验工程师的功夫啊,这种减少层的板做法,只有重新设计:借用你现在文件中的设置规则,层 ...
    % |9 E4 s+ F3 p0 ~  B* Q! k1 Y
    (层叠不要借用是什么意思?)目前的层叠方案是两个表层,一个内层走线。之前试着DDR处底层的阻容移走拉开空间。这样SIG1层和BOTTOM层就可以用来走数据线,TOP层用来走地址和控制之类的。之后发现两个表面层绕线,BGA那里出不了线啊(尤其是TOP层)。
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    开心
    2024-12-4 15:11
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    [LV.8]以坛为家I

    7#
     楼主| 发表于 2014-4-5 16:44 | 只看该作者
    Wang200808 发表于 2014-4-5 14:03
    5 W8 @8 ^9 l, r* B哈哈我看了问题不大。能做出来

    , Z0 U+ f% Y8 y+ |; c! a能给一下出线的建议吗 谢谢

    该用户从未签到

    8#
    发表于 2014-4-10 17:24 | 只看该作者
    三层信号可以通过,需要更改BGA管脚并且需要做下原理图仿真。8 \5 v& l3 s# h3 t; K$ N: Q7 O! L/ B
    1、DDR2信号分布,修改BGAddr2管脚定义,把ddr2的信号分布在BGA的外4层中。其中数据信号必须在前三层。通过底层和顶层可以完成数据信号和CLK信号的走线/ Q) y) |' O/ J" Z( j: X# O
    2、利用中间层和表层的部分空余空间可完成地址控制信号的走线。
    1 A! l' `8 l% d: J1 } 这里要说下,地址控制信号和CLK是共享的,器件的布局很重要,需要仔细考虑。
  • TA的每日心情
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    2019-11-18 15:03
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    [LV.1]初来乍到

    9#
    发表于 2014-4-11 10:03 | 只看该作者
    3层信号走1托2的DDR是很正常的,也常见
    * n- Y; e. ~8 o' `6 \你顶底层的2边的空间都没用上,可以从BGA里先出线,然后每组同层走线(虽说每组数据同层走线最好,但是不能同层也不要紧,看到很多不同层的也都跑得很好,另外也有不少用4层板走的....)。每组数据8位之间可以换调。
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    2019-11-18 15:03
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    [LV.1]初来乍到

    10#
    发表于 2014-4-11 10:13 | 只看该作者
    地址走线也可以改一改,走线更好走,看起来也更舒服* H8 E$ |2 M4 w6 T. D# Z7 X

    该用户从未签到

    11#
    发表于 2014-4-11 20:49 | 只看该作者
    地址线用第3层走出来,是参考电源的6 t* I/ L' k0 l# }" O4 R" I
    数据线用top和bottom5 g4 g0 P. x9 V. x' D
    其实T型拓扑并不好,菊花链对信号更好一点
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    开心
    2024-12-4 15:11
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    [LV.8]以坛为家I

    12#
     楼主| 发表于 2014-4-12 14:41 | 只看该作者
    isrca01 发表于 2014-4-11 10:13
    * ]+ \$ e: G3 d% u* q) d地址走线也可以改一改,走线更好走,看起来也更舒服

    + k  v% ]! C! W1 W. A之前在本论坛找到一份与你所发截图类似的3层走线参考设计,有不少参考的地方 。目前在公司同事的帮助下已经完成了最小系统的设计,待验证效果。谢谢各位前辈的指点。

    该用户从未签到

    13#
    发表于 2014-4-12 14:59 | 只看该作者
    多学习学习了

    该用户从未签到

    14#
    发表于 2014-5-6 11:13 | 只看该作者
    多学习学习了
  • TA的每日心情
    无聊
    2024-4-28 15:20
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    [LV.1]初来乍到

    15#
    发表于 2014-5-6 13:51 | 只看该作者
    DDR2要求走T型结构,DDR3才可以使用FLY-BY形式
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