找回密码
 注册
关于网站域名变更的通知
查看: 2406|回复: 15
打印 上一主题 下一主题

求助:DDR(1托2)3层走线,如何规划

[复制链接]
  • TA的每日心情
    开心
    2024-12-4 15:11
  • 签到天数: 326 天

    [LV.8]以坛为家I

    跳转到指定楼层
    1#
    发表于 2014-4-4 16:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

    EDA365欢迎您登录!

    您需要 登录 才可以下载或查看,没有帐号?注册

    x
    本帖最后由 sapphire1227 于 2014-4-4 16:47 编辑 ) m- E+ y2 G# v

    ) ~8 V$ C8 g. y+ W' N) h( C& t各位大神,小弟遇到一块板子挺棘手的,请指导一下。
    0 x) m) h$ F; G5 A8 Y之前是八层板四个走线层,现在为了压缩成本,需改成6层板,之前我设置成(TOP,GND,SIG1,SIG2,PWR,BOTTOM)保留了四层走线,领导直接否了  老大意见是要做成(TOP,GND,SIG,VCC,GND,BOTTOM)层叠,(板子速率500M左右,3个走线层,如何保证等长等距?)

    DDR2.zip

    549.86 KB, 下载次数: 158, 下载积分: 威望 -5

    该用户从未签到

    2#
    发表于 2014-4-4 17:01 | 只看该作者
    为了省点成本,也考验工程师的功夫啊,这种减少层的板做法,只有重新设计:借用你现在文件中的设置规则,层叠就不要借用啦,再重新布线,布局方面变动看看有没有可优化的,尽量少变动。 (我看其它工程师是这样做的,)

    该用户从未签到

    4#
    发表于 2014-4-5 08:31 | 只看该作者
    三层等长等距,难吧。两层还是表面层

    该用户从未签到

    5#
    发表于 2014-4-5 14:03 | 只看该作者
    哈哈我看了问题不大。能做出来
      d! C/ {; T! T5 g6 C6 m' o
  • TA的每日心情
    开心
    2024-12-4 15:11
  • 签到天数: 326 天

    [LV.8]以坛为家I

    6#
     楼主| 发表于 2014-4-5 16:41 | 只看该作者
    JIMDENG 发表于 2014-4-4 17:01
    ! M) C. X7 E- |$ A为了省点成本,也考验工程师的功夫啊,这种减少层的板做法,只有重新设计:借用你现在文件中的设置规则,层 ...
    % z' T1 n- ~$ U9 y1 H" H
    (层叠不要借用是什么意思?)目前的层叠方案是两个表层,一个内层走线。之前试着DDR处底层的阻容移走拉开空间。这样SIG1层和BOTTOM层就可以用来走数据线,TOP层用来走地址和控制之类的。之后发现两个表面层绕线,BGA那里出不了线啊(尤其是TOP层)。
  • TA的每日心情
    开心
    2024-12-4 15:11
  • 签到天数: 326 天

    [LV.8]以坛为家I

    7#
     楼主| 发表于 2014-4-5 16:44 | 只看该作者
    Wang200808 发表于 2014-4-5 14:03
    0 h1 N3 m6 x% V1 J哈哈我看了问题不大。能做出来
    + _# X0 A) h  D1 ?. Y- c# ^! i
    能给一下出线的建议吗 谢谢

    该用户从未签到

    8#
    发表于 2014-4-10 17:24 | 只看该作者
    三层信号可以通过,需要更改BGA管脚并且需要做下原理图仿真。
    3 x4 v  _) l- X* ^; c! o6 L1、DDR2信号分布,修改BGAddr2管脚定义,把ddr2的信号分布在BGA的外4层中。其中数据信号必须在前三层。通过底层和顶层可以完成数据信号和CLK信号的走线! [# E, F1 Z4 K9 W2 u4 i; U6 z
    2、利用中间层和表层的部分空余空间可完成地址控制信号的走线。6 }! U0 B4 {8 K+ H; W% K+ _: Y5 X
    这里要说下,地址控制信号和CLK是共享的,器件的布局很重要,需要仔细考虑。
  • TA的每日心情
    开心
    2019-11-18 15:03
  • 签到天数: 1 天

    [LV.1]初来乍到

    9#
    发表于 2014-4-11 10:03 | 只看该作者
    3层信号走1托2的DDR是很正常的,也常见
    : a8 A9 ]3 c, V% H- |你顶底层的2边的空间都没用上,可以从BGA里先出线,然后每组同层走线(虽说每组数据同层走线最好,但是不能同层也不要紧,看到很多不同层的也都跑得很好,另外也有不少用4层板走的....)。每组数据8位之间可以换调。
  • TA的每日心情
    开心
    2019-11-18 15:03
  • 签到天数: 1 天

    [LV.1]初来乍到

    10#
    发表于 2014-4-11 10:13 | 只看该作者
    地址走线也可以改一改,走线更好走,看起来也更舒服
    ) t6 Z7 Z: q7 T+ ?; I+ Z

    该用户从未签到

    11#
    发表于 2014-4-11 20:49 | 只看该作者
    地址线用第3层走出来,是参考电源的% m; V6 _; E( c! J- B" m7 @$ \
    数据线用top和bottom
    / V  X7 s( m9 G7 O其实T型拓扑并不好,菊花链对信号更好一点
  • TA的每日心情
    开心
    2024-12-4 15:11
  • 签到天数: 326 天

    [LV.8]以坛为家I

    12#
     楼主| 发表于 2014-4-12 14:41 | 只看该作者
    isrca01 发表于 2014-4-11 10:13* s3 r2 D( y1 f( F7 t$ v; b' k
    地址走线也可以改一改,走线更好走,看起来也更舒服
    4 [0 {8 m4 \. D7 ~  {; S
    之前在本论坛找到一份与你所发截图类似的3层走线参考设计,有不少参考的地方 。目前在公司同事的帮助下已经完成了最小系统的设计,待验证效果。谢谢各位前辈的指点。

    该用户从未签到

    13#
    发表于 2014-4-12 14:59 | 只看该作者
    多学习学习了

    该用户从未签到

    14#
    发表于 2014-5-6 11:13 | 只看该作者
    多学习学习了
  • TA的每日心情
    无聊
    2024-4-28 15:20
  • 签到天数: 1 天

    [LV.1]初来乍到

    15#
    发表于 2014-5-6 13:51 | 只看该作者
    DDR2要求走T型结构,DDR3才可以使用FLY-BY形式
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-7-4 08:22 , Processed in 0.093750 second(s), 26 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表