求助：DDR（1托2）3层走线，如何规划

sapphire1227

& q" `6 O; @0 M  J* n
( E# V+ T, u& U各位大神，小弟遇到一块板子挺棘手的，请指导一下。
: p2 T- u% ~1 h' Y6 ^. X之前是八层板四个走线层，现在为了压缩成本，需改成6层板，之前我设置成（TOP,GND,SIG1，SIG2，PWR,BOTTOM）保留了四层走线，领导直接否了  老大意见是要做成（TOP,GND,SIG,VCC,GND,BOTTOM）层叠，（板子速率500M左右，3个走线层，如何保证等长等距？）

JIMDENG

为了省点成本，也考验工程师的功夫啊，这种减少层的板做法，只有重新设计：借用你现在文件中的设置规则，层叠就不要借用啦，再重新布线，布局方面变动看看有没有可优化的，尽量少变动。 （我看其它工程师是这样做的，）

yangqg_love

我也同求

fraiy

三层等长等距，难吧。两层还是表面层

Wang200808

哈哈我看了问题不大。能做出来
7 Z% n6 c4 r$ F

sapphire1227

JIMDENG 发表于 2014-4-4 17:01
' _+ A7 `1 \: D为了省点成本，也考验工程师的功夫啊，这种减少层的板做法，只有重新设计：借用你现在文件中的设置规则，层 ...

  q& z! x- P! K0 [$ f" _) D, ~（层叠不要借用是什么意思？）目前的层叠方案是两个表层，一个内层走线。之前试着DDR处底层的阻容移走拉开空间。这样SIG1层和BOTTOM层就可以用来走数据线，TOP层用来走地址和控制之类的。之后发现两个表面层绕线，BGA那里出不了线啊（尤其是TOP层）。

sapphire1227

Wang200808 发表于 2014-4-5 14:03
& q2 A- I; d9 A. d( ?* ]# @+ n哈哈我看了问题不大。能做出来

: [* q5 X  H& t能给一下出线的建议吗 谢谢

1571847427

三层信号可以通过，需要更改BGA管脚并且需要做下原理图仿真。
! g" T/ ^$ C# p. }$ F3 d  S" r1、DDR2信号分布，修改BGAddr2管脚定义，把ddr2的信号分布在BGA的外4层中。其中数据信号必须在前三层。通过底层和顶层可以完成数据信号和CLK信号的走线
& u3 z& S2 h9 C+ Z" N: d2、利用中间层和表层的部分空余空间可完成地址控制信号的走线。
这里要说下，地址控制信号和CLK是共享的，器件的布局很重要，需要仔细考虑。

isrca01

3层信号走1托2的DDR是很正常的，也常见
你顶底层的2边的空间都没用上，可以从BGA里先出线，然后每组同层走线（虽说每组数据同层走线最好，但是不能同层也不要紧，看到很多不同层的也都跑得很好，另外也有不少用4层板走的....）。每组数据8位之间可以换调。

isrca01

地址走线也可以改一改，走线更好走，看起来也更舒服

zhaofeiok1

地址线用第3层走出来，是参考电源的
9 w8 c: c7 `1 [4 u6 K3 J3 P数据线用top和bottom
( N4 M1 L) l! r$ Q/ H9 L' C其实T型拓扑并不好，菊花链对信号更好一点

sapphire1227

isrca01 发表于 2014-4-11 10:13
& y4 O( Z6 X7 b: S& }$ D地址走线也可以改一改，走线更好走，看起来也更舒服

4 y+ g; o0 }+ U; H6 O9 o7 R" _之前在本论坛找到一份与你所发截图类似的3层走线参考设计，有不少参考的地方 。目前在公司同事的帮助下已经完成了最小系统的设计，待验证效果。谢谢各位前辈的指点。

xhnumber1

多学习学习了

bingshuihuo

多学习学习了

笨笨猪

DDR2要求走T型结构，DDR3才可以使用FLY-BY形式