信号跨电源分割现象解释

sunpeng7801567 · 发表于 2014-3-21 14:03

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

小弟最近了解了一下高速信号的回流路径知识，但是我看到一些4层板画的时候，低速信号线也有跨电源分割的，但是也没出问题呀？按道理说低速信号也有返回路径的呀？相邻的平面有分割，信号返回路径如何过呢？

hhit2009 · 发表于 2014-4-2 10:30

我认为只要是跨分割平面不管是高速还是低速信号，都会影响它的返回路径，也就是影响了信号和回路构成的环路面积，而这个环路面积就相当于一个环形电感，根据电磁感应原理，高速信号通过时肯定是比低速信号通过时产生的磁感应强度高，也就是EMI更强，根据能量守恒，你发射出更多的能量，你自身受到的影响就越大，表现就是波形失真就越大，而你的高速信号能不能跨区，就取决于你能不能承受波形失真带来的影响，高速信号跨区分割肯定会使EMI增强，毫无疑问这个，低速信号也会增强，但是强度没有高速的高。

dck · 发表于 2014-5-28 10:12

于争发表于 2014-4-2 20:23
# n& Q) i: j* S6 F任何信号都能容忍一定的畸变，信号不可能无失真的传输，只不过是失真大小问题。* r* u* \6 u: c; Z+ v: w
有些信号噪声余量大，容忍 ...

一个3.3V的IO信号如果出现两三百毫伏噪声可能不会有问题，如果一个10Gbps高速串行信号叠加这么大的噪声，系统就瘫痪了。

这句话，我觉得会有让人误解的地方。
（1）会让人理解成大的噪声（两三百毫伏噪声）会对高速信号（10Gbps高速串行信号）产生崩溃的影响，但实际上，已知道噪声大小的情况下，噪声与信号速度没半毛关系。噪声只跟被信号的噪声容限有关系，假设一个10Gbps的高速信号的噪声容限为500mV，那么这个两三百毫伏的噪声，对它没有多大影响。

（2）于博士，所这句话的时候，是不是隐含的一个前提：10Gbps高速串行信号的噪声容限很小。

不知道我这样理解对不对？

hukee · 发表于 2014-4-21 11:20

xuexiyixia 发表于 2014-4-21 10:592 M& l) t H7 T8 S1 B( m3 `
你指的在线两边加缝补电容是怎么加的？我的理解是可以在跨层的两个平面处均接电容至地，相当于在信号跨分 ...

比如说5v 3.3v 2个vcc 中间分割的地方有个线走过，那么就在这个线的旁边放置一个连接5v 3.3v 的电容，一般是这样连接。

也如你担心的电容如果短路了怎么办，电容失效大多数是断路，确实有风险，上面于老师也指出了这个问题。

不过现在大多数都是这样处理的，因为是4层板，多少都存在这个问题，其实我在实际处理工作中，并不加这个电容，3.3v的线，如果是那种高速的差分一般都是在vcc层面挖出一块地，换层的位置打via。

happypig1984 · 发表于 2014-3-25 16:11

你自己都说了，那是低速信号

sunpeng7801567 · 发表于 2014-3-25 16:20

happypig1984 发表于 2014-3-25 16:11
9 \% s4 B3 T/ g* j1 u f你自己都说了，那是低速信号

什么样的信号算是低速信号呢?

happypig1984 · 发表于 2014-3-25 16:42

通常的经验是:连线长度小于信号上升沿有效长度(Tr*Velocity)的1/6(也有用1/4的，或者1/sqrt(2pi)的)，我们就可以把这个电路当作集总系统来处理, 或者反过来说，在这个系统里面，我可以把这个信号当低速信号处理.

sunpeng7801567 · 发表于 2014-3-25 19:01

happypig1984 发表于 2014-3-25 16:42# t& v- V3 v. S
通常的经验是:连线长度小于信号上升沿有效长度(Tr*Velocity)的1/6(也有用1/4的，或者1/sqrt(2pi)的)，我们 ...

你的意思是在这个长度上，高速信号也可以跨分割了？

zltwin · 发表于 2014-4-1 15:24

求高手解答

sunpeng7801567 · 发表于 2014-4-2 17:54

hhit2009 发表于 2014-4-2 10:30
- N# i) x, B7 b0 g/ H t0 E我认为只要是跨分割平面不管是高速还是低速信号，都会影响它的返回路径，也就是影响了信号和回路构成的环路 ...

解释的很好，有点明白了，谢谢啦

sunpeng7801567 · 发表于 2014-4-2 17:57

hhit2009 发表于 2014-4-2 10:30" i8 [4 Y3 G- a( ^2 L
我认为只要是跨分割平面不管是高速还是低速信号，都会影响它的返回路径，也就是影响了信号和回路构成的环路 ...

你说的跨分割区域，带来EMI吗？ EMI问题是造成高速信号失真的原因了？

于争 · 发表于 2014-4-2 20:23

任何信号都能容忍一定的畸变，信号不可能无失真的传输，只不过是失真大小问题。
有些信号噪声余量大，容忍的噪声就能大点，有些信号非常敏感，一点点畸变就会影响系统工作。一个3.3V的IO信号如果出现两三百毫伏噪声可能不会有问题，如果一个10Gbps高速串行信号叠加这么大的噪声，系统就瘫痪了。
能不能跨分割，和这个信号是什么信号有关。如果你的信号速率很低，上升时间一两个ns，跨分割可能没问题，如果10Gbps高速串行信号跨分割，估计死定了。
上升时间很长（ns级），跨分割的影响可以通过PDN系统的设计最大限度的减弱，电路正常工作的概率很高。

hhit2009 · 发表于 2014-4-3 08:13

sunpeng7801567 发表于 2014-4-2 17:57, @$ l" k5 A: [4 Q0 M2 ~
你说的跨分割区域，带来EMI吗？ EMI问题是造成高速信号失真的原因了？

我的意思是信号失真引起的EMI,Anfoft的一篇文档上提过EMC=PI+SI,也就是说PI,SI出问题都会引起EMI

sunpeng7801567 · 发表于 2014-4-3 08:48

hhit2009 发表于 2014-4-3 08:13! }! h0 h r) {" r
我的意思是信号失真引起的EMI,Anfoft的一篇文档上提过EMC=PI+SI,也就是说PI,SI出问题都会引起EMI

哦，知道了，就是说跨分割，只要是信号，不管上升沿快也好，慢也好，在分割处肯定产生波形失真的，只不过程度不同而已，看是否能过接受的范围之内了？如果跨分割的话，我说的是速率不快的情况下，是通过仿真来验证的吧，不然冒然跨分割，板子制成后，信号验证失真，损失就大了

sunpeng7801567 · 发表于 2014-4-3 08:55

于争发表于 2014-4-2 20:23* e/ [( y& f- |( I8 U
任何信号都能容忍一定的畸变，信号不可能无失真的传输，只不过是失真大小问题。) [, o1 C7 C7 F4 k# S
有些信号噪声余量大，容忍 ...

首先非常感谢于博士在百忙中来答复我的问题，我有一点不太理解，分割层的层面就是电源平面，那PDN系统还能如何改善这种跨分割问题呢？ PDN系统是一个电源供电网络，电源平面就是供电层，不知道说的对不对？

于争 · 发表于 2014-4-5 21:53

sunpeng7801567 发表于 2014-4-3 08:55
! J) M. z" `% k) u4 _" b L首先非常感谢于博士在百忙中来答复我的问题，我有一点不太理解，分割层的层面就是电源平面，那PDN系统 ...

如果PDN系统在较宽频段内都有低阻抗，对跨分割的影响有一定的减弱作用。分割平面相邻层有一个完整的GND平面也可以减轻一点影响。这些都是PDN的作用。
PDN系统两大作用：1、提供质量符合要求的电源。2、信号的回流路径。你从第2点好好考虑一下就明白了。第2点最容易被忽略。
不是所有的信号跨分割都要去纠结对信号本身的影响，这是一个综合性问题，不是几句话能说清的。

sunpeng7801567 · 发表于 2014-4-7 15:48

于争发表于 2014-4-5 21:53
h7 J( j% v% e. F4 p9 c* }. ^' V3 X如果PDN系统在较宽频段内都有低阻抗，对跨分割的影响有一定的减弱作用。分割平面相邻层有一个完整的GND平 ...

谢谢于博士，PDN系统还不太明白，我再琢磨琢磨

帐号		自动登录	找回密码
密码			注册

[仿真讨论] 信号跨电源分割现象解释

EDA365欢迎您登录！

点评

浏览过的版块

推荐内容 /1