PADS成功转Allegro步骤，有图有真相。。。（原创）

hui_hui0228

  若你是用allegro画板，但是正好有相同的模块或者设计是pads格式的，，那么你会想，要是pads可以成功转换成allegro，那我就可以直接用这个已经画好的模块或者这个全部的设计了。。那我就不用重lay了。。是不是，是不是。。
对，没错，坑爹的我就遇到了这个问题。。
我现在用的是allegro画MTK平台的板子，，但是呢，，每个新的平台MTK都会给我们相应的参考设计，尤其是Flash那块。对，没错，就是pads格式的。。
在没有研究成功的时候，，我都是对着MTK的设计在那自己lay flash，但是呢，公司要求还要仿真。经常是自己lay的到MTK那不给仿，说是要严格按照他的设计来。。这就逼着我不得不copy他们的。。。
于是乎，在芯片厂家的指导下，外加自己精心研究下。。。于是乎，，对，没错，，就成功了。。
( ?. M7 z# F8 B: h7 C
/ r+ _! Z8 o# V- ], s. S 论坛看了很多pads转allegro的，，有的是没成功，有的是成功了不能用的。。看不下去了。。。于是乎，分享我的经验。。。
9 d# g6 u5 e5 N7 I( ?( d 再说一下，直接转入的时候就完全可以用，那是不可能的。。。有很多细节的地方，要处理好。。。
对了，觉得靠谱的话，可以给我加点分哦。。我不会嫌弃滴。。。。{:soso_e113:}
# t4 w$ D+ E3 P  V$ d& } 好了，不多说了，上附件。。。。原创哦。。。

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fengyingyueshao

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! i' f+ Z% q% [" T% Z: ]6 uDatabase conversion 报告(在文件 RK3288-LPDDR3P232SD6-V12-20140623HXS.pcb 中) -- Sat Jun 29 17:35:54 2019

( N4 ^: l- i; s8 m- T======================================================================
* Z6 V& K1 M0 L* v, f1 V( ]" v2 [
"标签”图片位于层 Top 的 (-2202.69, -2117.32) 旁(图形名称:BGA636_1，ID: 6)
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  |5 o7 M5 x; n8 j) R* _( `; S" X图片已跳过。

* s3 Y; t( S2 l; \7 T请问楼主，这种情况如何解决，PADS9.5导出asc时报错的
2 }0 f3 ]( k5 A0 K

mingtiandejiyi

我的还是不行呢，好多的帖子都试过了，一直出现
Translating E:/SPB16.3/Allegro/temp/project/S713OBX_SUBFPC/11.asc.
' @: `2 S" c% h1 t! Y2 K" k/ JUsing translator version @(#)$CDS:  pads_in.exe v16-3-85D 11/3/2009 Copyr 2009 CADENCE DESIGN SYSTEMS.
& b5 H& V8 T5 y; WReading PADS ASCII file header.
$ @$ _/ B1 G* g9 v3 T! x5 X: x Version = PowerPCB4.0
Route Layers = 2
3 a5 r. F" z" E, G8 \6 M Units = METRIC
# Z: k& |! ?, `1 C' @8 L+ L6 u( V Hatch mode = Vertical / Horizontal
# }9 J. L2 o2 X* Q+ z# p* j5 t Hatch grid = 0.100000, angle = 0.000000, anti-pad spacing = 0.000008
9 `6 j) l8 G# GInitializing new database.
Creating layers.
  j5 ^1 J% v: r, v, W* ]Reading PADS ASCII file body.
*MISC*
*MISC*
Information: CSet 1_5_6 renamed to DEFAULT
, ~. l: L; ]3 r* a
Warning: Allegro doesn't support default electrical CSets.
7 A# h0 M2 v+ N3 q+ m+ T *MISC*
*MISC*
*MISC*
- {! I+ N  r' ?- r/ p/ {LZ帮忙看一下什么问题呢？

08181001

导不出，求解
3 ~2 t1 ~% Q, l/ i' @) Y使用低于 PADS Layout v9.4 版本的格式导出 ASCII 时，跳过关联网络参数。
"标签”图片位于层 Top 的 (-45.58296, -70.38294) 旁(图形名称:BGA636_1，ID: 8)
: e) _  J4 D8 v8 [8 p3 A不受为导出选定的格式支持: 不支持的对象类型。
图片已跳过。
"标签”图片位于层 <所有层> 的 (-45.58296, -70.38294) 旁(图形名称:BGA636_1，ID: 8)
3 c- ?  w& y0 R不受为导出选定的格式支持: 不支持的对象类型。
图片已跳过。
使用低于 PADS Layout v9.4 版本的格式导出 ASCII 时，跳过关联网络对象。
8 n+ P, W+ g: W3 L8 C: c2 Y) w& m使用低于 PADS Layout v9.4 版本的格式导出 ASCII 时，跳过匹配长度组关联网络。

daicy

下来看看先..........

lchpcb

学习！学习！

chenxhunter

值得学习！！！感谢分享！

sallyhuang

多谢LZ分享，

duttway

Cadence 16.3 版本已经测试完，可以转成功，不过你的文件存放路径要全英文，不能有特殊字符 或者是中文。
* V# E* _& X. v1 E7 O3 ^:lol:lol:lol:lol感谢楼主

qooop

支持原创 谢谢楼主无私分享

hui_hui0228

duttway 发表于 2013-8-7 13:11
Cadence 16.3 版本已经测试完，可以转成功，不过你的文件存放路径要全英文，不能有特殊字符 或者是中文。
( O1 e9 P; C" R: S ...

% K) H1 x; u/ `  M2 ^) ^; u: K6 D这个大家都知道的好吧，，，路劲不能有中文，这个不用强调了。

duttway

hui_hui0228 发表于 2013-8-7 14:07
, r1 A0 G3 c: m' S5 o6 y, D这个大家都知道的好吧，，，路劲不能有中文，这个不用强调了。

新手，不懂。    我现在转了1小时了，还在转的状态。

hui_hui0228

duttway 发表于 2013-8-7 14:15
# e/ N  l6 l+ O, ^7 `/ n+ I. e新手，不懂。    我现在转了1小时了，还在转的状态。

% @  t  X) @$ r6 ^, K转了一个小时，，，，那就是有问题了啊。。肯定是你哪一步错了，，。转的过程很快，但是从这个brd考到另一个brd的速度很慢。

ouyanglianbing

是可以转过来，但是转过来的元件属性值没有了，如10K电阻、0.1UF的电容等，就都没有元件值了，又不能增加进去。转过来还是有漏洞，望版主再研究下是什么原因造成的？ASC文件中是有元件值的。

小懒懒

之前试过不少方法都不行，有机会可以试试lz的方法

zhongyiwaiting

3 V. E. J) C! K; g: q* m$ ^( T0 z
封装是否也要替换为我司设计中所用Symbol?
/ v8 @5 }; J3 u9 a7 S或者也要先把PADS的库导为allegro的Symbol,再导入PCB文件?
8 V2 S# f; W( R. a" z" _# ^) `请LZ详解,谢谢!

hui_hui0228

zhongyiwaiting 发表于 2013-8-12 16:35
+ _/ I% `( |1 f* [! |" m封装是否也要替换为我司设计中所用Symbol?
' m0 X- g- `5 c3 ^- a或者也要先把PADS的库导为allegro的Symbol,再导入PCB文件?
5 ?  H9 Y+ y  I+ Z# n- @2 x请L ...

% f' Q" W0 f8 t$ A不需要，只要按我上面的步骤来，成功的话封装都是可以导进来的。。不需要另存。

hui_hui0228

ouyanglianbing 发表于 2013-8-9 09:46
2 N3 C2 s" C$ Q7 i是可以转过来，但是转过来的元件属性值没有了，如10K电阻、0.1UF的电容等，就都没有元件值了，又不能增加进 ...

这个元件值好像BRD里面本来就不会显示吧。。要看元件值还是要看原理图的吧。