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楼主: part99
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谈一谈我做过的DDR1/2/3的板子的经验

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16#
发表于 2013-3-28 00:04 | 只看该作者
part99 发表于 2013-3-27 18:05 : S; D3 p4 b7 y& k, X
这种问题好像不是工程师说出来的吧
! G4 w7 u3 ]& c# Z) O4 f2 N
哎 丢人啊!没搞过这块!不太了解啊!请指教{:soso_e181:}

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17#
 楼主| 发表于 2013-3-28 08:00 | 只看该作者
liangjiatian 发表于 2013-3-27 11:04
; P' A1 B0 N3 L9 {, Q哎 丢人啊!没搞过这块!不太了解啊!请指教
: A" \! I& f" v2 `8 p( E
不好意思。一般来说,内存或cpu附近会有via,如果没有放测试点,可以就近的via测,测试点要放在接收端,比如,时钟,命令地址线,放在内存一侧,cpu读,数据线的测试点要在cpu一侧,cpu写,数据线放在内存一侧。另外,地要尽可能的短。

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18#
 楼主| 发表于 2013-3-28 08:11 | 只看该作者
VDDR电源层一定要完整地覆盖CPU的内存控制器和内存芯片,同时也要覆盖所有的DDR走线,在电源层的范围内,要禁止走非DDR的其他线。退耦电容如果有条件,应该选0201,最大不要超过0402,对DDR2,一般是每个电源脚的过孔附近放0.1uf,对DDR3,应该以0.1uf和1000pf相互放置,每个管脚一个退耦电容。每个内存附近至少放一个10uf的瓷片电容。8 g$ Z# e* S6 b3 m6 R) p3 B
VTT是最好的终结方式,所以,如果内存控制器带2片以上的内存,最好做VTT终结。VTT的终结应该是做一个VTT岛,所有的终结排阻和电容都搭上这个“岛”,另外,VTT的LDO也要搭上这个岛。
4 |1 P- l: D+ T/ f4 m, z7 `5 w电源部分做好了,其他就好办了。

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19#
发表于 2013-3-28 09:07 | 只看该作者
其实不管是8位还是16位的,DDR的资料介绍里面都是很详细的,一般PCB工程师根本就没有过多的去好好理解资料,而是过多的去找一些别人的经验,然后就盲目的去走线了,当然有别人的经验是好事,不过最好还是能够真正的理解器件本身的资料重要的,做过DDR2,DD3板子的,不论你走线的拓扑,线距,等长,时钟电源这些事如何处理的,后期调试最好能跟着硬件去测试下自己画得板子,看看到底实际跑起来是怎么样的?频率越高的板子必须要做仿真和测试。

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20#
 楼主| 发表于 2013-3-28 10:42 来自手机 | 只看该作者
zhangtao2 发表于 2013-3-27 20:07+ }+ J6 |- B, c1 Q9 b8 J
其实不管是8位还是16位的,DDR的资料介绍里面都是很详细的,一般PCB工程师根本就没有过多的去好好理解资料, ...

  \1 b5 M3 ]6 e! p: u0 Y2 g( N5 x6 g说的太有理了

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21#
发表于 2013-3-28 11:07 | 只看该作者
有时候几个人一个小圈子讨论某个规则,可能越聊越严重,话是越传越离谱,最常见的就是做等长那个,其实真的没那个必要,搞到20mil以内甚至更小误差。其实vref加粗也是一个各种传说后产生的误区,可能odt和vtt要粗吧?DDR3比2功耗要小些,线其实也不用比以前粗吧

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22#
发表于 2013-3-28 13:03 | 只看该作者
强烈关注,希望楼主继续分享

该用户从未签到

23#
发表于 2013-3-28 14:16 | 只看该作者
part99 发表于 2013-3-28 08:11 & x1 t* ?" O2 R6 `1 g9 i# q
VDDR电源层一定要完整地覆盖CPU的内存控制器和内存芯片,同时也要覆盖所有的DDR走线,在电源层的范围内,要 ...
7 O0 }# k' C' @  w  Z6 v) m+ o
谢谢 慢慢看
  • TA的每日心情
    开心
    2022-3-11 15:59
  • 签到天数: 2 天

    [LV.1]初来乍到

    24#
    发表于 2013-3-28 21:00 | 只看该作者
    强烈关注,希望楼主继续分享

    该用户从未签到

    25#
     楼主| 发表于 2013-3-29 10:11 | 只看该作者
    ∵蓝星风痕∴ 发表于 2013-3-27 22:07
    5 c, s, j  |: x7 X有时候几个人一个小圈子讨论某个规则,可能越聊越严重,话是越传越离谱,最常见的就是做等长那个,其实真的 ...

    ( v' j) o% _, g的确是这样,见过一些做等长的,不但所有数据线等长,而且地址,时钟,数据都等长,其实这样做,更容易忽略了线距,反而增加了串扰。关于等长,我以后会详细讲到。
    5 a! ^8 d1 d. c+ Y6 g3 ]% w$ fODT和普通地址控制线一样,不用加粗,而要控制阻抗。VTT只走表面。
  • TA的每日心情

    2019-11-20 15:11
  • 签到天数: 1 天

    [LV.1]初来乍到

    26#
    发表于 2013-3-29 10:26 | 只看该作者
    part99 发表于 2013-3-29 10:11 4 G: B- W2 b: a; n; s$ j6 Z
    的确是这样,见过一些做等长的,不但所有数据线等长,而且地址,时钟,数据都等长,其实这样做,更容易忽 ...
    , a! \4 \- f8 H% W8 w! x2 w# z3 \- w
    呵呵,确实如此,聊多的可能会乱传,毕竟不同的IC时序余量都不同,不过我还是认为有些说法没有错,只是认知不同。6 c* q2 a* L3 ^! u" m0 k: S1 |8 V
    你数据全部等长,时钟,地址,控制都等长,这样的话,物料选择上有更加大的方便,毕竟这样的走线可以选择不同的IC嘛,我是这样认为的,你线走的好。选择就会更加多。

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    如果你开始了解DDR的工作流程,你就不会觉得因为所有的线都等长而可以选择不同的物料了。  发表于 2013-3-29 23:45

    该用户从未签到

    27#
    发表于 2013-3-29 13:25 | 只看该作者
    快点写呀楼主,很想听听

    该用户从未签到

    28#
    发表于 2013-3-29 14:21 | 只看该作者
    其实我们更加关注的是实测结果。' G4 J+ P' Q7 n, O8 u
    7 f- W' y" ~. ~, b2 s# z
    仿真也好,绕等长也好,要有实测作为检验真理的手段。

    点评

    是呀,就是想知道,实际做板实测的后,你的各种走线等长的效果啊!!!  发表于 2013-3-29 14:24

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    参与人数 1贡献 +10 收起 理由
    wpc4208211 + 10 赞一个!就是想知道实际种做板的时候走线间不.

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    该用户从未签到

    29#
    发表于 2013-3-29 16:54 | 只看该作者
    PART99加我一下啊,给你发消息了

    点评

    给你发信息了  发表于 2013-3-30 08:34

    该用户从未签到

    30#
     楼主| 发表于 2013-3-29 23:48 | 只看该作者
    jimmy 发表于 2013-3-29 01:21
    . B: g3 ]* ~2 p  m其实我们更加关注的是实测结果。" D/ g2 I. C8 v  B+ E
    ' b; d  Y! X0 p% }2 v, R
    仿真也好,绕等长也好,要有实测作为检验真理的手段。

    1 Q, b6 I9 Y- {4 L( q/ K7 L3 r版主说得好!我会在下面的帖子里给大家看看仿真和真实的信号对比。
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