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2012年IPC第一届PCB设计大赛(中国区)作品点评

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1#
发表于 2012-12-18 22:43 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-10-25 13:49 编辑 4 H3 n/ }- B# g- v# {
+ f3 K$ ]! C* z8 E& f
---------只代表个人意见5 j. j6 N5 e- l- B  V" O6 w0 Q1 q# Z

( e, @; x( X: J( c先来看下冠军的作品5 l: X+ G* \3 f6 t8 J) [+ L, n9 l
1.光绘设置好,看图自然就方便多了,我们选ART03(黄色)看地址的走线,拓朴结构走得蛮顺,上面DDR颗粒之间绕线很少,且误差都在+/-30MIL内。还有一组DDR3数据线(红色)能做到同组同层,看此层线间距很均匀等长也很美观。空的地方都铺上了地铜与POWR04的电源耦合非常合理。
  ^3 {  x8 a5 b/ }
9 F% K+ C0 W8 i: C3 n- r# A6 q2 J8 v  C  r  N  h+ a
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参与人数 6贡献 +32 收起 理由
sharp0 + 5 很给力!
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yujishen1211 + 5 赞一个!
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发表于 2012-12-19 16:34 | 只看该作者
请教楼主,冠军的四片ddr数据线基本等长,但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度不一,但基本上每片的数据线和地址线能做到等长,请问首选哪种布局呢?

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发表于 2012-12-19 12:04 | 只看该作者
谢谢喽住指点哈,第三个是我画的稍加说明下吧当初设计的部分想法吧。
2 t, {% u9 Z) I1 s& _* K  c1.我们开L3层来看。地址线(黄色)走线很靠板边,红色和紫色DDR3的三组数据线走得有长有短,明显是空间太紧张。现在接通已经是很不错了,等长应该是没有空间做了。季军此布局欠考虑,是影响布线的关键。# y# d1 \+ k8 @) R* P0 V
DDR3只需要单片等长,单片读取,所以片与片之间无需等长,只需要组内等长即可,所以此次等长没有空间问题。
4 d, @  Q1 W8 C2 Z% o4 a
3、我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。
7 M" i. U6 J0 U8 ~5 ^$ R9 i# H复位这类是可以不遵循拓扑,不绕等长,lz可以详细阅读手册。4 h" u0 m, f) P* t) N
4、我们接着看TOP层。有一根黄色CSN0在其它层没法接,就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。、" y% H# B  \9 a
虽然实际用用,ddr3接口的1.5v电压只会存在于下半部,但是仅以此次参赛板设计考虑,电容分部摆放可以保证整版电源的质量。1 _0 X5 z, ~' I. {9 Z/ t7 n
5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽,输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。$ w5 e: \$ S$ D- Q% ^  {
我也看了冠军亚军对于mos管的处理,当初想全包的,但是全包会致使机贴出现虚焊等不良状态。况且转换计算后,现宽肯定是满足供电要求的。  v; r" H* D4 n5 @& b
5 o7 S2 T- @5 W3 @& {

! {8 o* [' w7 ?( M至于最后ref确实是一大败笔,因为时间上不够,草草联通而已。" \. t% y3 o2 M% G, m

2 t! @0 Z: P& P! ?7 H  O1 j% K  f4 Y" d$ ]- n8 H, ~
lz水平还是相当高的,希望以后向楼主多多学习,此处留下qq:496710433,以后多多交流。

点评

比较认可红色字体的说法。  发表于 2013-1-6 22:51

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tjukb + 10 顶你!

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发表于 2014-8-8 22:34 | 只看该作者
yujishen1211 发表于 2012-12-19 12:04
/ T$ K9 y6 h# }( u) D" D, G谢谢喽住指点哈,第三个是我画的稍加说明下吧当初设计的部分想法吧。
6 j' M4 A; W; d0 q2 s3 i+ Y( D1.我们开L3层来看。地址线(黄色)走线 ...
2 b& R6 E5 _; J: ~; `* V* k7 u
你好!请假2个问题( l+ @( C) G: M# L0 s
        “DDR3只需要单片等长,单片读取,所以片与片之间无需等长,只需要组内等长即可”这里指的是MCU与RAM_A、RAM_B、RAM_C、RAM_D之中的一片等长?如MCU与RAM_A等长即可? RAM_B、C、D之间对称互联即可?(有没有相关资料分享一下下嘻嘻)7 ^. F' ]9 `8 c
还有数据线呢?JIMMY是把4个RAM都统一一个长度的?有必要吗。(有条件那是必须的)

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2#
发表于 2012-12-19 09:26 | 只看该作者
点评的很犀利,我想问一下第一名的铺铜避开电感下方,这么做对EMI是否有作用?亚军,季军都没做这个。。!

点评

pcb
开关电源电感下避开铜是有点作用,这个影响不明显,关键是电感下不能过线,对信号线影响非常大。  发表于 2012-12-19 11:09

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3#
发表于 2012-12-19 09:38 | 只看该作者
支持楼主犀利的点评!

该用户从未签到

4#
发表于 2012-12-19 10:36 | 只看该作者
楼主很专业,也是个高手。
  • TA的每日心情
    开心
    2024-5-31 15:50
  • 签到天数: 19 天

    [LV.4]偶尔看看III

    5#
    发表于 2012-12-19 10:53 | 只看该作者
    看起来画的不错
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    7#
    发表于 2012-12-19 13:48 | 只看该作者
    名次之争没什么意义,重在参与,在此加上我的几点小意见,对事不对人:2 W. }3 `6 K8 B

    5 J* l) @. P. Z! G; B. @: x
    5 c2 Y' w0 ^. n6 j5 t8 V ! s6 ?( D. A' Q, [2 @  l

    " R9 @# g, S# f, [* V8 g0 Q+ O) C4 m: |
    $ F) ~7 s5 k/ u! I2 g- K

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    参与人数 1贡献 +1 收起 理由
    ying9621 + 1 很给力!

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    8#
    发表于 2012-12-19 13:54 | 只看该作者
    这次的,pcb文件在那?

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    9#
    发表于 2012-12-19 15:00 | 只看该作者
    hukee 发表于 2012-12-19 13:54 8 J2 x! d( D) m6 D$ N2 R  _
    这次的,pcb文件在那?

      x3 ^  W3 Y0 U, R% c" J. ~PCB文件可在IPC官网上下载。 cadence 16.5版的

    该用户从未签到

    10#
    发表于 2012-12-19 15:10 | 只看该作者
    确实很不错。。学习学习

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    11#
    发表于 2012-12-19 15:16 | 只看该作者
    受教了,谢谢

    该用户从未签到

    12#
    发表于 2012-12-19 16:15 | 只看该作者
    ted0925 发表于 2012-12-19 15:00 1 T- H$ @& c$ j
    PCB文件可在IPC官网上下载。 cadence 16.5版的
    3 t! }% V4 ^8 c5 Z, s
    谢谢,已经在论坛下了。
    5 @# R+ D( F) E8 i. v
    ! z$ T+ D* X, Q( z8 x4 B' h/ _不知道那个ddr3部分是否已经完成的,布线是否还需要优化。+ ^0 |( m  ?) y- [5 ^1 \  z; [

    % L0 W/ S; F) U* V8 j% s/ ]因为我发现,如果ddr部分走线,放在我这边的硬件恐怕都不会让过的。
    1 L8 C( Z$ |9 U# L3 s1 b
    $ X5 i2 s  r  G$ o主要是有以下疑问:$ s* P" u1 H0 U/ p/ u
    5 N) [4 L% y) Y% r" A$ s
    1,线的45度走线角度小了,看图已经接近直角了。
    $ p6 P  d% I3 }" C; z0 v3 ]4 f2,clk 线要求过匹配电阻然后在入pin。
    ) v, q$ f: n+ f( l) O, t0 _4 ^3,如clk线在cpu端要求在pin附近放via,不允许走出然后放via。
    3 @2 c+ w/ X7 Q' W* P4,  5mil的线能出cpu,就不让4mil的线出cpu。2 u0 l( r3 l$ q+ K2 C
    5, ddr ref电压,不允许走15mil的线宽,都是要求铺铜,至少要25mil宽度,一片ddr3就要这个要求,何况是4片。
    # b4 p: }7 R' T6, line to via都是要求10mil以上,同line to line一样。  a5 J/ B/ Z: {: ^5 D
    % o1 g, \( D  D$ C- d* j  l$ Y
    唉。

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    14#
    发表于 2012-12-19 16:59 | 只看该作者
    hukee 发表于 2012-12-19 16:15 ) p' m* K3 F+ @5 v: u. j
    谢谢,已经在论坛下了。
    4 L* X, i$ I" b3 w7 ~
    0 W" ?+ d, y7 s1 V% |不知道那个ddr3部分是否已经完成的,布线是否还需要优化。

    $ {; t$ B/ F; ?% W9 ~0 e我说下我的亲身经历哈,设计时间总计差不多是九点半至下午五点半; i) V! U" k- D
    所以很多细节不是参与的人不知道
    " B* b- H; b+ H2 J: w( M" C+ G是大家都没法去做) k7 K+ U( o" t7 e8 ^. i& V& \
    层数、线宽因考题限制的8 f7 j/ F( @7 Q' [# a
    层数限制的情况下你说的间距控制不易- w1 q) ^/ u1 e2 r
    我的只控制line to line 的
    - O; W2 G/ z2 b; C至于line to via 此设计中是不可能的吧

    该用户从未签到

    15#
    发表于 2012-12-19 17:10 | 只看该作者
    与高手为邻,能学到不少知识!
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