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ted0925 发表于 2012-12-19 15:00 ![]()  
; f' W8 k2 G" a* rPCB文件可在IPC官网上下载。 cadence 16.5版的  
+ V7 a5 X$ D& W谢谢,已经在论坛下了。 
- ]5 l0 L' [* @8 o$ Q$ r7 a: ?2 b0 A, T5 L 
不知道那个ddr3部分是否已经完成的,布线是否还需要优化。 
* N2 L7 r. ~, _ 
3 Q) ?3 ]: ]7 [+ y8 w5 q因为我发现,如果ddr部分走线,放在我这边的硬件恐怕都不会让过的。; Y) u; L1 c- F4 o) N( D 
/ d8 _! n7 R, D8 G 
主要是有以下疑问:9 ^& u/ z: v% L' N# p 
6 {( Y+ C7 _' n- `. t 
1,线的45度走线角度小了,看图已经接近直角了。 
$ r2 X4 `* |, n8 ]' S6 x* D2,clk 线要求过匹配电阻然后在入pin。 
. K/ S3 m8 U- m' ?# n3,如clk线在cpu端要求在pin附近放via,不允许走出然后放via。 
! z2 w* E$ |1 D5 i; s4,  5mil的线能出cpu,就不让4mil的线出cpu。 
; P) F, o' G6 q" C3 h2 b2 m5, ddr ref电压,不允许走15mil的线宽,都是要求铺铜,至少要25mil宽度,一片ddr3就要这个要求,何况是4片。 
9 A! c; a7 o( K" g, C9 t6, line to via都是要求10mil以上,同line to line一样。* D6 U8 |4 {0 y  i7 u 
 
4 `* e0 ^& V* Y2 [1 {唉。 |   
 
 
 
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