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2012年IPC第一届PCB设计大赛(中国区)作品点评

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1#
发表于 2012-12-18 22:43 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-10-25 13:49 编辑 2 ]9 B, ~2 E0 g* |

4 C. T+ C# M. |, R---------只代表个人意见
6 d% w  w+ d! \2 w0 t9 a3 m6 U2 G3 t" f; v5 H9 u  i
先来看下冠军的作品4 w( f/ q, Y' _0 L+ h3 d& t
1.光绘设置好,看图自然就方便多了,我们选ART03(黄色)看地址的走线,拓朴结构走得蛮顺,上面DDR颗粒之间绕线很少,且误差都在+/-30MIL内。还有一组DDR3数据线(红色)能做到同组同层,看此层线间距很均匀等长也很美观。空的地方都铺上了地铜与POWR04的电源耦合非常合理。
) J: {) l; z1 c8 Y( q' e1 x6 Z- J  Z
' I! |. R4 D7 L2 Q) D" |" }+ e4 a5 c
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sharp0 + 5 很给力!
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yujishen1211 + 5 赞一个!
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发表于 2012-12-19 16:34 | 只看该作者
请教楼主,冠军的四片ddr数据线基本等长,但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度不一,但基本上每片的数据线和地址线能做到等长,请问首选哪种布局呢?

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发表于 2012-12-19 12:04 | 只看该作者
谢谢喽住指点哈,第三个是我画的稍加说明下吧当初设计的部分想法吧。
. g! c- ~, G2 z& ]1 m1.我们开L3层来看。地址线(黄色)走线很靠板边,红色和紫色DDR3的三组数据线走得有长有短,明显是空间太紧张。现在接通已经是很不错了,等长应该是没有空间做了。季军此布局欠考虑,是影响布线的关键。
! o" ^; G. F/ h. T9 Y# pDDR3只需要单片等长,单片读取,所以片与片之间无需等长,只需要组内等长即可,所以此次等长没有空间问题。
  c; D. h( C" Z. G- f0 F1 L4 x: ~
3、我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。8 I5 e2 R- x- ]/ h. d! z
复位这类是可以不遵循拓扑,不绕等长,lz可以详细阅读手册。
7 j5 L8 W5 B2 s$ H. W4、我们接着看TOP层。有一根黄色CSN0在其它层没法接,就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。、
9 o/ d2 F# B1 x; L8 ]5 r虽然实际用用,ddr3接口的1.5v电压只会存在于下半部,但是仅以此次参赛板设计考虑,电容分部摆放可以保证整版电源的质量。
8 Q+ P1 F0 L" v5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽,输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。. @" k1 n* q3 y; d2 E+ w8 H) @
我也看了冠军亚军对于mos管的处理,当初想全包的,但是全包会致使机贴出现虚焊等不良状态。况且转换计算后,现宽肯定是满足供电要求的。4 z  N- L6 H) W& Y; S

3 J/ M$ l) {; ]; }. \/ e) i- t6 ~( k! i. O; S: E+ K5 \
至于最后ref确实是一大败笔,因为时间上不够,草草联通而已。5 j9 c( C' \/ k- m/ Z
+ W; p. h1 g1 V5 f  l+ P, @' t
9 C* M" l7 v; y2 p( A
lz水平还是相当高的,希望以后向楼主多多学习,此处留下qq:496710433,以后多多交流。

点评

比较认可红色字体的说法。  发表于 2013-1-6 22:51

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tjukb + 10 顶你!

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发表于 2014-8-8 22:34 | 只看该作者
yujishen1211 发表于 2012-12-19 12:04
4 z: \& X9 c" {! d1 x4 H谢谢喽住指点哈,第三个是我画的稍加说明下吧当初设计的部分想法吧。
) p& s6 w3 Q+ s2 j: Y0 t1.我们开L3层来看。地址线(黄色)走线 ...

( u7 K  L3 b6 {6 c你好!请假2个问题$ X- g! b6 L5 o0 ]. m; V
        “DDR3只需要单片等长,单片读取,所以片与片之间无需等长,只需要组内等长即可”这里指的是MCU与RAM_A、RAM_B、RAM_C、RAM_D之中的一片等长?如MCU与RAM_A等长即可? RAM_B、C、D之间对称互联即可?(有没有相关资料分享一下下嘻嘻); O5 n& r4 n) N* O3 h# l: a# r
还有数据线呢?JIMMY是把4个RAM都统一一个长度的?有必要吗。(有条件那是必须的)

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2#
发表于 2012-12-19 09:26 | 只看该作者
点评的很犀利,我想问一下第一名的铺铜避开电感下方,这么做对EMI是否有作用?亚军,季军都没做这个。。!

点评

pcb
开关电源电感下避开铜是有点作用,这个影响不明显,关键是电感下不能过线,对信号线影响非常大。  发表于 2012-12-19 11:09

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3#
发表于 2012-12-19 09:38 | 只看该作者
支持楼主犀利的点评!

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4#
发表于 2012-12-19 10:36 | 只看该作者
楼主很专业,也是个高手。
  • TA的每日心情
    开心
    2024-5-31 15:50
  • 签到天数: 19 天

    [LV.4]偶尔看看III

    5#
    发表于 2012-12-19 10:53 | 只看该作者
    看起来画的不错
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    7#
    发表于 2012-12-19 13:48 | 只看该作者
    名次之争没什么意义,重在参与,在此加上我的几点小意见,对事不对人:1 r# }. w2 Y! p7 `6 U
      n, H5 w, L" @  h2 `

      J. A% Y7 B3 ]& r$ n+ C7 o' p8 }( `
    # @2 @- {. S" D2 Q$ B) q1 `
    6 }% D. a$ e* u' y0 \& c2 b
    . ]3 o. x# c4 w. Y( g

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    参与人数 1贡献 +1 收起 理由
    ying9621 + 1 很给力!

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    8#
    发表于 2012-12-19 13:54 | 只看该作者
    这次的,pcb文件在那?

    该用户从未签到

    9#
    发表于 2012-12-19 15:00 | 只看该作者
    hukee 发表于 2012-12-19 13:54
    , _( ?. Y7 Z+ h, J# B这次的,pcb文件在那?
    6 j1 R9 `- h3 ^
    PCB文件可在IPC官网上下载。 cadence 16.5版的

    该用户从未签到

    10#
    发表于 2012-12-19 15:10 | 只看该作者
    确实很不错。。学习学习

    该用户从未签到

    11#
    发表于 2012-12-19 15:16 | 只看该作者
    受教了,谢谢

    该用户从未签到

    12#
    发表于 2012-12-19 16:15 | 只看该作者
    ted0925 发表于 2012-12-19 15:00
    2 B- V$ C9 U6 U+ M- PPCB文件可在IPC官网上下载。 cadence 16.5版的

    ; U0 m" u; T7 U3 Z4 j" O: Q/ f, r& b0 b# \8 g谢谢,已经在论坛下了。" m+ V9 U- E; D# ]. Q( Q) }

    2 Q: X+ A  v- v  o' v2 @, o" T不知道那个ddr3部分是否已经完成的,布线是否还需要优化。" N/ ~$ g0 U+ W+ L) F( V4 E
    . q; r5 e. m) A4 k, c: h; C; N4 W/ N
    因为我发现,如果ddr部分走线,放在我这边的硬件恐怕都不会让过的。
    + _, R4 h/ ~4 L4 c+ L8 ?6 G% _7 w* A2 V# z: g9 F  o! h8 y: n
    主要是有以下疑问:
    , J7 `* f) m* @, }0 h$ U1 g2 o& w$ {  Z  |* I( |! Q9 b) q
    1,线的45度走线角度小了,看图已经接近直角了。
    5 N% V8 S# B4 u) I7 V, }2,clk 线要求过匹配电阻然后在入pin。- t+ _* f9 z9 f$ h5 E
    3,如clk线在cpu端要求在pin附近放via,不允许走出然后放via。
    4 w2 Z! }, f5 E4,  5mil的线能出cpu,就不让4mil的线出cpu。
    1 }4 J# y# c1 \3 t7 a5, ddr ref电压,不允许走15mil的线宽,都是要求铺铜,至少要25mil宽度,一片ddr3就要这个要求,何况是4片。
    / p* j- C# v/ V5 S% M8 a) c5 O/ i6, line to via都是要求10mil以上,同line to line一样。1 j2 N9 G! {) f4 l* B

      s- G0 Z+ q) X! ]唉。

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    14#
    发表于 2012-12-19 16:59 | 只看该作者
    hukee 发表于 2012-12-19 16:15
    5 [5 a6 J' v, K" @5 p7 Z% v, z谢谢,已经在论坛下了。7 X) t0 S8 Q" L6 p9 V) |% n
      P9 m5 Z5 Q7 m* K$ \
    不知道那个ddr3部分是否已经完成的,布线是否还需要优化。
    3 y; u5 v  e" u  m) ^$ P# U
    我说下我的亲身经历哈,设计时间总计差不多是九点半至下午五点半+ n4 o% {0 h* ~! L- V% ?
    所以很多细节不是参与的人不知道
    - ]  Y2 Z* e1 A( g( p3 A4 x是大家都没法去做
    / }% c4 H, T/ J0 M$ N% P5 r5 Z7 v层数、线宽因考题限制的
    . w9 J) R& Y8 h层数限制的情况下你说的间距控制不易" _; C3 O. u" M2 i
    我的只控制line to line 的" r7 a) ~0 Y: x1 G
    至于line to via 此设计中是不可能的吧

    该用户从未签到

    15#
    发表于 2012-12-19 17:10 | 只看该作者
    与高手为邻,能学到不少知识!
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