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2012年IPC第一届PCB设计大赛(中国区)作品点评

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1#
发表于 2012-12-18 22:43 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-10-25 13:49 编辑 * H8 K' i" R, ]7 s( c- e
0 f( @4 [# R4 P
---------只代表个人意见8 o( i& M" _" u- H- c; n! R' Q
. T2 j' h3 L# N( h: ^3 D
先来看下冠军的作品" L; _9 m( y! X( {( W. z/ X
1.光绘设置好,看图自然就方便多了,我们选ART03(黄色)看地址的走线,拓朴结构走得蛮顺,上面DDR颗粒之间绕线很少,且误差都在+/-30MIL内。还有一组DDR3数据线(红色)能做到同组同层,看此层线间距很均匀等长也很美观。空的地方都铺上了地铜与POWR04的电源耦合非常合理。
. {/ G$ |  y8 s3 e. Y+ k( Z , k- Z0 O; @6 H. b
+ v/ G& t* g  ^1 ]7 E7 |! c7 _
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参与人数 6贡献 +32 收起 理由
sharp0 + 5 很给力!
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eeicciee + 10 好贴
Aubrey + 5 支持!
yujishen1211 + 5 赞一个!
风刃 + 2 赞一个!

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发表于 2012-12-19 16:34 | 只看该作者
请教楼主,冠军的四片ddr数据线基本等长,但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度不一,但基本上每片的数据线和地址线能做到等长,请问首选哪种布局呢?

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发表于 2012-12-19 12:04 | 只看该作者
谢谢喽住指点哈,第三个是我画的稍加说明下吧当初设计的部分想法吧。4 k" ^" Z4 }( ^% [( q% D8 y
1.我们开L3层来看。地址线(黄色)走线很靠板边,红色和紫色DDR3的三组数据线走得有长有短,明显是空间太紧张。现在接通已经是很不错了,等长应该是没有空间做了。季军此布局欠考虑,是影响布线的关键。  P1 C$ f9 v/ e* j/ c' l1 j9 G
DDR3只需要单片等长,单片读取,所以片与片之间无需等长,只需要组内等长即可,所以此次等长没有空间问题。
/ d0 |, X3 L* L3 B1 D7 L# p! g
3、我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。% ]8 m4 s3 U( v3 }% O0 Z
复位这类是可以不遵循拓扑,不绕等长,lz可以详细阅读手册。
. N* l3 Y2 E' |% u$ M0 D4、我们接着看TOP层。有一根黄色CSN0在其它层没法接,就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。、
0 L8 b( |( S  e) w- f( H' G虽然实际用用,ddr3接口的1.5v电压只会存在于下半部,但是仅以此次参赛板设计考虑,电容分部摆放可以保证整版电源的质量。
! u4 t8 B5 d! m$ Q- r8 j% s5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽,输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。0 q* J7 [) o: V) s5 Q
我也看了冠军亚军对于mos管的处理,当初想全包的,但是全包会致使机贴出现虚焊等不良状态。况且转换计算后,现宽肯定是满足供电要求的。1 ?' k! b9 Q0 ~% n
3 i4 \7 h" L  p/ G5 e/ l' A
$ w  I9 c& E1 Q7 C) R* [
至于最后ref确实是一大败笔,因为时间上不够,草草联通而已。
# }5 ^) y7 W9 h) O* n0 P% q6 q, L& a, z$ n

( o+ S* l, ?2 @lz水平还是相当高的,希望以后向楼主多多学习,此处留下qq:496710433,以后多多交流。

点评

比较认可红色字体的说法。  发表于 2013-1-6 22:51

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tjukb + 10 顶你!

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发表于 2014-8-8 22:34 | 只看该作者
yujishen1211 发表于 2012-12-19 12:04& M. ^4 ~/ E4 Z. k( i  `
谢谢喽住指点哈,第三个是我画的稍加说明下吧当初设计的部分想法吧。$ t& m' \9 s- W9 i2 b
1.我们开L3层来看。地址线(黄色)走线 ...

& l6 g5 u2 L- f' g! Z! {, k你好!请假2个问题
3 s$ B/ N1 Y7 F6 C& J1 P0 m        “DDR3只需要单片等长,单片读取,所以片与片之间无需等长,只需要组内等长即可”这里指的是MCU与RAM_A、RAM_B、RAM_C、RAM_D之中的一片等长?如MCU与RAM_A等长即可? RAM_B、C、D之间对称互联即可?(有没有相关资料分享一下下嘻嘻)
* u/ M0 r% j% h' J! ]还有数据线呢?JIMMY是把4个RAM都统一一个长度的?有必要吗。(有条件那是必须的)

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2#
发表于 2012-12-19 09:26 | 只看该作者
点评的很犀利,我想问一下第一名的铺铜避开电感下方,这么做对EMI是否有作用?亚军,季军都没做这个。。!

点评

pcb
开关电源电感下避开铜是有点作用,这个影响不明显,关键是电感下不能过线,对信号线影响非常大。  发表于 2012-12-19 11:09

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3#
发表于 2012-12-19 09:38 | 只看该作者
支持楼主犀利的点评!

该用户从未签到

4#
发表于 2012-12-19 10:36 | 只看该作者
楼主很专业,也是个高手。
  • TA的每日心情
    开心
    2024-5-31 15:50
  • 签到天数: 19 天

    [LV.4]偶尔看看III

    5#
    发表于 2012-12-19 10:53 | 只看该作者
    看起来画的不错
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    7#
    发表于 2012-12-19 13:48 | 只看该作者
    名次之争没什么意义,重在参与,在此加上我的几点小意见,对事不对人:: ?$ P- b) Y* L" J( I1 c

    $ l- D3 M  G+ T* {* {: Y. ` " Z- D8 }+ N8 J! q! a; T

    4 g% O: [$ ]7 ~
    ; L! Q5 f/ T6 Z# L. a
    5 U* r& w9 A. W$ f! N7 ]5 y

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    参与人数 1贡献 +1 收起 理由
    ying9621 + 1 很给力!

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    8#
    发表于 2012-12-19 13:54 | 只看该作者
    这次的,pcb文件在那?

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    9#
    发表于 2012-12-19 15:00 | 只看该作者
    hukee 发表于 2012-12-19 13:54 5 o- w  m8 ^$ I
    这次的,pcb文件在那?
    2 l6 i2 R3 n' v- G" {
    PCB文件可在IPC官网上下载。 cadence 16.5版的

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    10#
    发表于 2012-12-19 15:10 | 只看该作者
    确实很不错。。学习学习

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    11#
    发表于 2012-12-19 15:16 | 只看该作者
    受教了,谢谢

    该用户从未签到

    12#
    发表于 2012-12-19 16:15 | 只看该作者
    ted0925 发表于 2012-12-19 15:00 0 [7 c6 e% ^4 M
    PCB文件可在IPC官网上下载。 cadence 16.5版的
    8 N2 F5 d8 n+ a. U5 Q$ N& F. c
    谢谢,已经在论坛下了。6 b# y' A& V: \& S0 _
    & O1 B. x2 Y( A, ~7 h/ ~2 Q# d. B- {7 S
    不知道那个ddr3部分是否已经完成的,布线是否还需要优化。- ?) d6 [* u9 ^; v( L7 A6 W
    - I" y/ ^' h, F# X
    因为我发现,如果ddr部分走线,放在我这边的硬件恐怕都不会让过的。& v7 Q$ t" B( D

    ' k6 u1 A: J1 p* D主要是有以下疑问:
    & O: k& u/ D7 t% |7 t  J' Z
    / Z& p7 {1 d6 a; R* q1,线的45度走线角度小了,看图已经接近直角了。
    & f& ?3 Z; a, `5 U" @2,clk 线要求过匹配电阻然后在入pin。
    ( g: T# F; r0 t5 i. b. W3,如clk线在cpu端要求在pin附近放via,不允许走出然后放via。2 }" J- d5 e9 u3 b& T
    4,  5mil的线能出cpu,就不让4mil的线出cpu。, K* i9 _$ H( T1 f5 k; a  @
    5, ddr ref电压,不允许走15mil的线宽,都是要求铺铜,至少要25mil宽度,一片ddr3就要这个要求,何况是4片。
    5 V' \9 n0 |% t, ?$ V7 ]* i6, line to via都是要求10mil以上,同line to line一样。/ r  c4 V& h& {. S/ p2 M

    * t7 D; h9 O) m+ g唉。

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    14#
    发表于 2012-12-19 16:59 | 只看该作者
    hukee 发表于 2012-12-19 16:15
    9 L# s- e0 ~' o! ?0 _谢谢,已经在论坛下了。& h/ k0 m7 L! z" y$ e  x8 Z
    6 d$ K& K7 E. ~$ N2 ]+ }
    不知道那个ddr3部分是否已经完成的,布线是否还需要优化。

    $ |' E: F3 X  X  ~9 _+ d我说下我的亲身经历哈,设计时间总计差不多是九点半至下午五点半6 W' u" g8 c& t* v7 N
    所以很多细节不是参与的人不知道# Q0 G- d; l- x
    是大家都没法去做1 \" C; j; n. Y5 j
    层数、线宽因考题限制的3 F7 j4 o/ F' V4 j
    层数限制的情况下你说的间距控制不易
    8 I5 h1 ^/ j4 i' l我的只控制line to line 的
    $ q$ a6 [4 O9 a: P' o" ~至于line to via 此设计中是不可能的吧

    该用户从未签到

    15#
    发表于 2012-12-19 17:10 | 只看该作者
    与高手为邻,能学到不少知识!
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