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ted0925 发表于 2012-12-19 15:00 ![]()
2 B- V$ C9 U6 U+ M- PPCB文件可在IPC官网上下载。 cadence 16.5版的
; U0 m" u; T7 U3 Z4 j" O: Q/ f, r& b0 b# \8 g谢谢,已经在论坛下了。" m+ V9 U- E; D# ]. Q( Q) }
2 Q: X+ A v- v o' v2 @, o" T不知道那个ddr3部分是否已经完成的,布线是否还需要优化。" N/ ~$ g0 U+ W+ L) F( V4 E
. q; r5 e. m) A4 k, c: h; C; N4 W/ N
因为我发现,如果ddr部分走线,放在我这边的硬件恐怕都不会让过的。
+ _, R4 h/ ~4 L4 c+ L8 ?6 G% _7 w* A2 V# z: g9 F o! h8 y: n
主要是有以下疑问:
, J7 `* f) m* @, }0 h$ U1 g2 o& w$ { Z |* I( |! Q9 b) q
1,线的45度走线角度小了,看图已经接近直角了。
5 N% V8 S# B4 u) I7 V, }2,clk 线要求过匹配电阻然后在入pin。- t+ _* f9 z9 f$ h5 E
3,如clk线在cpu端要求在pin附近放via,不允许走出然后放via。
4 w2 Z! }, f5 E4, 5mil的线能出cpu,就不让4mil的线出cpu。
1 }4 J# y# c1 \3 t7 a5, ddr ref电压,不允许走15mil的线宽,都是要求铺铜,至少要25mil宽度,一片ddr3就要这个要求,何况是4片。
/ p* j- C# v/ V5 S% M8 a) c5 O/ i6, line to via都是要求10mil以上,同line to line一样。1 j2 N9 G! {) f4 l* B
s- G0 Z+ q) X! ]唉。 |
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